JPH04249920A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH04249920A JPH04249920A JP3000307A JP30791A JPH04249920A JP H04249920 A JPH04249920 A JP H04249920A JP 3000307 A JP3000307 A JP 3000307A JP 30791 A JP30791 A JP 30791A JP H04249920 A JPH04249920 A JP H04249920A
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- Japan
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- loop
- pll
- lpf
- oscillation
- oscillation elements
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＬＬ（ｐｈａｓｅ
ｌｏｃｋｅｄ ｌｏｏｐ ）回路に関し、特に、ＰＬＬ
ループ内のＶＣＯに、選択可能な複数の発振要素を備え
るＰＬＬ回路に関する。
ｌｏｃｋｅｄ ｌｏｏｐ ）回路に関し、特に、ＰＬＬ
ループ内のＶＣＯに、選択可能な複数の発振要素を備え
るＰＬＬ回路に関する。
【０００２】近年、ディジタル処理技術がますます進歩
し、また、ディジタル処理用ＬＳＩの低価格化も目ざま
しい。こうした背景から、いままでアナログ技術が主流
であった例えばオーディオの分野でもディジタル化が進
みつつあり、コンパクトディスク（ＣＤ）やディジタル
オーディオテープ（ＤＡＴ）、さらには、衛星放送（Ｂ
Ｓ）などの高品位ソースをより忠実に再現できるディジ
タルアンプなどが容易に入手できるようになった。
し、また、ディジタル処理用ＬＳＩの低価格化も目ざま
しい。こうした背景から、いままでアナログ技術が主流
であった例えばオーディオの分野でもディジタル化が進
みつつあり、コンパクトディスク（ＣＤ）やディジタル
オーディオテープ（ＤＡＴ）、さらには、衛星放送（Ｂ
Ｓ）などの高品位ソースをより忠実に再現できるディジ
タルアンプなどが容易に入手できるようになった。
【０００３】ところで、かかるディジタル機器では、入
力ソースに対するサンプリング処理が必要である。サン
プリング周波数は、それぞれのソースごとに適正な値が
定められており、ソースを切り替える度にサンプリング
周波数を変えなければならない。
力ソースに対するサンプリング処理が必要である。サン
プリング周波数は、それぞれのソースごとに適正な値が
定められており、ソースを切り替える度にサンプリング
周波数を変えなければならない。
【０００４】基本的には、ソースごとに高精度な発振器
（例えばＰＬＬ回路）を備えればよい。しかし、コスト
の面で好ましくなく、１つの発振器で複数のサンプリン
グ周波数を高精度に発生できることが求められる。
（例えばＰＬＬ回路）を備えればよい。しかし、コスト
の面で好ましくなく、１つの発振器で複数のサンプリン
グ周波数を高精度に発生できることが求められる。
【０００５】
【従来の技術】図３はこの種のディジタル機器に用いら
れる従来のＰＬＬ回路の基本ブロック図であり、位相比
較器（Ｐｈａｓｅ Ｃｏｍｐａｒａｔｏｒ：ＰＣと略記
）、ループフィルタ（Ｌｏ−ｏｐ Ｆｉｌｔｔｅｒ：Ｌ
ＰＦと略記）および電圧制御発振器（Ｖｏｌｔａｇｅ
Ｃｏｎｔｒｏｌｅｄ Ｏｓｃｉｌｌ−ａｔｏｒ：ＶＣＯ
と略記）を備える。
れる従来のＰＬＬ回路の基本ブロック図であり、位相比
較器（Ｐｈａｓｅ Ｃｏｍｐａｒａｔｏｒ：ＰＣと略記
）、ループフィルタ（Ｌｏ−ｏｐ Ｆｉｌｔｔｅｒ：Ｌ
ＰＦと略記）および電圧制御発振器（Ｖｏｌｔａｇｅ
Ｃｏｎｔｒｏｌｅｄ Ｏｓｃｉｌｌ−ａｔｏｒ：ＶＣＯ
と略記）を備える。
【０００６】ＰＣは２つの信号（ｆｉ、ｆｏ）の位相差
に対応する電圧ＶＰＣを発生し、ＬＰＦはＶＰＣから高
周波成分を取り除いて低周波成分だけの制御電圧ＶＬＰ
Ｆ を生成する。ＶＣＯはこの例の場合３つの発振要素
（振動子）Ｘ１、Ｘ２、Ｘ３を具備している。これらの
発振要素は、所定の選択信号に従ってそのうちの１つが
選択されるようになっており、選択された発振要素がＰ
ＬＬループ内に組み込まれ、その発振周波数（ｆｏ）が
制御電圧ＶＬＰＦ によってコントロールされる。
に対応する電圧ＶＰＣを発生し、ＬＰＦはＶＰＣから高
周波成分を取り除いて低周波成分だけの制御電圧ＶＬＰ
Ｆ を生成する。ＶＣＯはこの例の場合３つの発振要素
（振動子）Ｘ１、Ｘ２、Ｘ３を具備している。これらの
発振要素は、所定の選択信号に従ってそのうちの１つが
選択されるようになっており、選択された発振要素がＰ
ＬＬループ内に組み込まれ、その発振周波数（ｆｏ）が
制御電圧ＶＬＰＦ によってコントロールされる。
【０００７】ここで、３つの発振要素の各発振周波数を
ＣＤ、ＤＡＴおよびＢＳの各周波数に対応させると共に
、これらの入力ソースに応じて発振要素Ｘ１、Ｘ２、Ｘ
３を選択すれば、１つのＰＬＬループを複数の入力ソー
スで共有でき、コスト的に好ましいものとすることがで
きる。
ＣＤ、ＤＡＴおよびＢＳの各周波数に対応させると共に
、これらの入力ソースに応じて発振要素Ｘ１、Ｘ２、Ｘ
３を選択すれば、１つのＰＬＬループを複数の入力ソー
スで共有でき、コスト的に好ましいものとすることがで
きる。
【０００８】
【発明が解決しようとする課題】しかしながら、かかる
従来のＰＬＬ回路にあっては、複数の発振要素に対し、
１つのＬＰＦを備える構成となっていたため、このＬＰ
Ｆの伝達関数Ｆ（Ｓ） が全ての発振要素に適用されて
しまい、ＰＬＬループの応答速度やインディシャル応答
が各入力ソースごとに最適化できないといった問題点が
あった。
従来のＰＬＬ回路にあっては、複数の発振要素に対し、
１つのＬＰＦを備える構成となっていたため、このＬＰ
Ｆの伝達関数Ｆ（Ｓ） が全ての発振要素に適用されて
しまい、ＰＬＬループの応答速度やインディシャル応答
が各入力ソースごとに最適化できないといった問題点が
あった。
【０００９】本発明は、このような問題点に鑑みてなさ
れたもので、発振要素と同数のループフィルタを備える
と共に、これらを対にしてＰＬＬループに組み入れるこ
とにより、応答速度やインディシャル応答の最適化を図
ることを目的とする。
れたもので、発振要素と同数のループフィルタを備える
と共に、これらを対にしてＰＬＬループに組み入れるこ
とにより、応答速度やインディシャル応答の最適化を図
ることを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、周波数が異なる複数の発振要素の１つを
選択してＰＬＬループ内に組み込むＰＬＬ回路において
、前記発振要素と同数のループフィルタを具備し、それ
ぞれのループフィルタを前記発振要素と対にしてＰＬＬ
ループ内に組み入れることを特徴とする。
成するために、周波数が異なる複数の発振要素の１つを
選択してＰＬＬループ内に組み込むＰＬＬ回路において
、前記発振要素と同数のループフィルタを具備し、それ
ぞれのループフィルタを前記発振要素と対にしてＰＬＬ
ループ内に組み入れることを特徴とする。
【００１１】
【作用】本発明では、それぞれのループフィルタの特性
（伝達関数Ｆ（Ｓ））が個別に設定され、ＰＬＬループ
の応答速度やインディシャル応答が入力ソースごとに最
適化される。
（伝達関数Ｆ（Ｓ））が個別に設定され、ＰＬＬループ
の応答速度やインディシャル応答が入力ソースごとに最
適化される。
【００１２】
【実施例】以下、本発明を図面に基づいて説明する。図
１、図２は本発明に係るＰＬＬ回路の一実施例を示す図
である。
１、図２は本発明に係るＰＬＬ回路の一実施例を示す図
である。
【００１３】図１において、１０はＰＬＬモジュールで
あり、ＰＬＬモジュール１０は、２つの信号の位相差に
対応する電圧を発生する位相比較器（以下ＰＣ）１１と
、制御電圧に応じた周波数信号を発生する電圧制御発振
器（以下ＶＣＯ）１２と、入力周波数をプログラムされ
た分周比で分周する分周器（以下ＤＩＶ）１３と、入力
ソースの切替えデータＤｓｅｌをデコードして選択信号
Ｓａ〜Ｓｃの１つをアクティブにするデコーダ（以下Ｄ
ＥＣ）１４と、フィルタ部１５とを備え、フィルタ部１
５は、第１ＬＰＦ（ループフィルタ）１６、第２ＬＰＦ
（ループフィルタ）１７、第３ＬＰＦ（ループフィルタ
）１８、第１スイッチ１９、第２スイッチ２０および第
３スイッチ２１を備える。なお、ＶＣＯ１２には３つの
発振要素（振動子）１２ａ〜１２ｃが備えられており、
これらの発振要素の１つが選択信号Ｓａ〜Ｓｃで選択さ
れ、ＰＬＬループ内に組み込まれる。
あり、ＰＬＬモジュール１０は、２つの信号の位相差に
対応する電圧を発生する位相比較器（以下ＰＣ）１１と
、制御電圧に応じた周波数信号を発生する電圧制御発振
器（以下ＶＣＯ）１２と、入力周波数をプログラムされ
た分周比で分周する分周器（以下ＤＩＶ）１３と、入力
ソースの切替えデータＤｓｅｌをデコードして選択信号
Ｓａ〜Ｓｃの１つをアクティブにするデコーダ（以下Ｄ
ＥＣ）１４と、フィルタ部１５とを備え、フィルタ部１
５は、第１ＬＰＦ（ループフィルタ）１６、第２ＬＰＦ
（ループフィルタ）１７、第３ＬＰＦ（ループフィルタ
）１８、第１スイッチ１９、第２スイッチ２０および第
３スイッチ２１を備える。なお、ＶＣＯ１２には３つの
発振要素（振動子）１２ａ〜１２ｃが備えられており、
これらの発振要素の１つが選択信号Ｓａ〜Ｓｃで選択さ
れ、ＰＬＬループ内に組み込まれる。
【００１４】ＰＣ１１は、２つの信号（ｆｉｎ、ｆｏｕ
ｔ／Ｎ）の位相差に対応した電圧ＶＰを発生するもので
、この電圧ＶＰを第１ＬＰＦ１６、第２ＬＰＦ１７およ
び第３ＬＰＦ１８を通すことにより、ＶＰの高周波成分
を除去して低周波成分だけの制御電圧ＶＬ１〜ＶＬ３を
生成する。
ｔ／Ｎ）の位相差に対応した電圧ＶＰを発生するもので
、この電圧ＶＰを第１ＬＰＦ１６、第２ＬＰＦ１７およ
び第３ＬＰＦ１８を通すことにより、ＶＰの高周波成分
を除去して低周波成分だけの制御電圧ＶＬ１〜ＶＬ３を
生成する。
【００１５】選択信号Ｓａ〜Ｓｃに従って１つがオンす
るスイッチ１９〜２１は、上記の各制御電圧ＶＬ１〜Ｖ
Ｌ３の１つを選択する。選択された制御電圧がＶＣＯ１
２に与えられ、発振要素の周波数が調節される。
るスイッチ１９〜２１は、上記の各制御電圧ＶＬ１〜Ｖ
Ｌ３の１つを選択する。選択された制御電圧がＶＣＯ１
２に与えられ、発振要素の周波数が調節される。
【００１６】図２（ａ）は第１ＬＰＦ１６、第２ＬＰＦ
１７および第３ＬＰＦ１８に共通の図であり、いわゆる
ラグ・リード・フィルタの構成図である。この図におい
て、Ｒ１、Ｒ２は抵抗値、Ｃ２は容量値、Ａは増幅利得
を表している。
１７および第３ＬＰＦ１８に共通の図であり、いわゆる
ラグ・リード・フィルタの構成図である。この図におい
て、Ｒ１、Ｒ２は抵抗値、Ｃ２は容量値、Ａは増幅利得
を表している。
【００１７】ラグ・リード・フィルタの伝達関数Ｆ（Ｓ
）は、次式１で与えられ、Ｒ１、Ｒ２、Ｃ２の大きさに
依存する。
）は、次式１で与えられ、Ｒ１、Ｒ２、Ｃ２の大きさに
依存する。
【００１８】
【数１】
【００１９】……式１
図２（ｂ）はＦ（Ｓ）の振幅特性および位相特性を示す
図であり、Ｒ１、Ｒ２、Ｃ２によって決まる２つのコー
ナ周波数１（τ１＋τ２）、１／τ２を持つ。
図であり、Ｒ１、Ｒ２、Ｃ２によって決まる２つのコー
ナ周波数１（τ１＋τ２）、１／τ２を持つ。
【００２０】ここで、簡単化のために、次式２のような
ｍを定義すると、
ｍを定義すると、
【００２１】
【数２】
【００２２】……式２
ラグ・リード・フィルタでは、ｍ＝Ｒ２／（Ｒ１＋Ｒ２
）＜１となる。すなわち、ｍは、図２（ｂ）におけるコ
ーナ周波数１（τ１＋τ２）と１／τ２の比に等しく、
ｍ＝τ２／（τ１＋τ２）となる。
）＜１となる。すなわち、ｍは、図２（ｂ）におけるコ
ーナ周波数１（τ１＋τ２）と１／τ２の比に等しく、
ｍ＝τ２／（τ１＋τ２）となる。
【００２３】ＰＬＬループ全体の伝達関数すなわちルー
プ伝達関数Ｈ（Ｓ）は、次式３で与えられる。
プ伝達関数Ｈ（Ｓ）は、次式３で与えられる。
【００２４】
【数３】
【００２５】……式３
ＫＬ（ｒａｄ／Ｓ）はループ利得、ωｎはループの特性
周波数、ζは減衰率（ダンピングファクタ）であり、こ
れらはＰＬＬの応答速度やインディシャル応答を左右す
る重要なパラメータである。なお、ωｎおよびζは次式
４で与えられる。
周波数、ζは減衰率（ダンピングファクタ）であり、こ
れらはＰＬＬの応答速度やインディシャル応答を左右す
る重要なパラメータである。なお、ωｎおよびζは次式
４で与えられる。
【００２６】
【数４】
【００２７】……式４
本実施例では、第１ＬＰＦ１６の回路定数（すなわちＲ
１、Ｒ２、Ｃ２）をＣＤのサンプリング周波数に応じて
設定する。また、第２ＬＰＦ１７のＲ１、Ｒ２、Ｃ２を
ＤＡＴのサンプリング周波数に応じて設定する。さらに
、第３ＬＰＦ１８のＲ１、Ｒ２、Ｃ２をＢＳのサンプリ
ング周波数に応じて設定する。
１、Ｒ２、Ｃ２）をＣＤのサンプリング周波数に応じて
設定する。また、第２ＬＰＦ１７のＲ１、Ｒ２、Ｃ２を
ＤＡＴのサンプリング周波数に応じて設定する。さらに
、第３ＬＰＦ１８のＲ１、Ｒ２、Ｃ２をＢＳのサンプリ
ング周波数に応じて設定する。
【００２８】以上のような構成において、入力ソースが
例えばＣＤの場合には、このＣＤ選択を表すＤｓｅｌに
従って、信号Ｓａがアクティブにされる。これにより、
ＶＣＯ１２で発振要素１２ａが選択されると共に、フィ
ルタ部１５で第１スイッチ１９がオンにされる。従って
、この場合には、ＰＣ１１、第１ＬＰＦ１６、発振要素
１２ａおよびＤＩＶ１３によってＰＬＬループが形成さ
れる。
例えばＣＤの場合には、このＣＤ選択を表すＤｓｅｌに
従って、信号Ｓａがアクティブにされる。これにより、
ＶＣＯ１２で発振要素１２ａが選択されると共に、フィ
ルタ部１５で第１スイッチ１９がオンにされる。従って
、この場合には、ＰＣ１１、第１ＬＰＦ１６、発振要素
１２ａおよびＤＩＶ１３によってＰＬＬループが形成さ
れる。
【００２９】また、入力ソースが例えばＤＡＴの場合に
は、このＤＡＴ選択を表すＤｓｅｌに従って、信号Ｓｂ
がアクティブにされる。これにより、ＶＣＯ１２で発振
要素１２ｂが選択されると共に、フィルタ部１５で第２
スイッチ２０がオンにされる。従って、この場合には、
ＰＣ１１、第２ＬＰＦ１７、発振要素１２ｂおよびＤＩ
Ｖ１３によってＰＬＬループが形成される。
は、このＤＡＴ選択を表すＤｓｅｌに従って、信号Ｓｂ
がアクティブにされる。これにより、ＶＣＯ１２で発振
要素１２ｂが選択されると共に、フィルタ部１５で第２
スイッチ２０がオンにされる。従って、この場合には、
ＰＣ１１、第２ＬＰＦ１７、発振要素１２ｂおよびＤＩ
Ｖ１３によってＰＬＬループが形成される。
【００３０】さらに、入力ソースが例えばＢＳの場合に
は、このＢＳ選択を表すＤｓｅｌに従って、信号Ｓｃが
アクティブにされる。これにより、ＶＣＯ１２で発振要
素１２ｃが選択されると共に、フィルタ部１５で第３ス
イッチ２１がオンにされる。従って、この場合には、Ｐ
Ｃ１１、第３ＬＰＦ１８、発振要素１２ｃおよびＤＩＶ
１３によってＰＬＬループが形成される。
は、このＢＳ選択を表すＤｓｅｌに従って、信号Ｓｃが
アクティブにされる。これにより、ＶＣＯ１２で発振要
素１２ｃが選択されると共に、フィルタ部１５で第３ス
イッチ２１がオンにされる。従って、この場合には、Ｐ
Ｃ１１、第３ＬＰＦ１８、発振要素１２ｃおよびＤＩＶ
１３によってＰＬＬループが形成される。
【００３１】このように、本実施例によれば、発振要素
の数（実施例では３個）と同数のＬＰＦ（第１ＬＰＦ１
６〜第３ＬＰＦ１８）を備え、第１ＬＰＦ１６と発振要
素１２ａの対、第２ＬＰＦ１７と発振要素１２ｂの対、
第３ＬＰＦ１８と発振要素１２ｃの対を設定し、１つの
対を選択してＰＬＬループ内に組み込むようにしている
。
の数（実施例では３個）と同数のＬＰＦ（第１ＬＰＦ１
６〜第３ＬＰＦ１８）を備え、第１ＬＰＦ１６と発振要
素１２ａの対、第２ＬＰＦ１７と発振要素１２ｂの対、
第３ＬＰＦ１８と発振要素１２ｃの対を設定し、１つの
対を選択してＰＬＬループ内に組み込むようにしている
。
【００３２】従って、それぞれのＬＰＦの伝達関数Ｆ（
Ｓ）を個別に設定でき、入力ソースごとのループ伝達関
数Ｈ（Ｓ）を最適化できる。その結果、各入力ソースに
対するループ応答速度やインディシヤル応答を同一にす
ることができる。
Ｓ）を個別に設定でき、入力ソースごとのループ伝達関
数Ｈ（Ｓ）を最適化できる。その結果、各入力ソースに
対するループ応答速度やインディシヤル応答を同一にす
ることができる。
【００３３】
【発明の効果】本発明によれば、発振要素と同数のルー
プフィルタを備えると共に、これらを対にしてＰＬＬル
ープに組み込むようにしたので、ループフィルタの特性
を入力ソースに応じて個別に設定できるようになり、入
力ソースごとのループ伝達関数Ｈ（Ｓ）を最適化してル
ープ応答速度やインディシャル応答の改善を図ることが
できる。
プフィルタを備えると共に、これらを対にしてＰＬＬル
ープに組み込むようにしたので、ループフィルタの特性
を入力ソースに応じて個別に設定できるようになり、入
力ソースごとのループ伝達関数Ｈ（Ｓ）を最適化してル
ープ応答速度やインディシャル応答の改善を図ることが
できる。
【図１】一実施例のＰＬＬモジュールの構成図である。
【図２】一実施例のＬＰＦの構成図および振幅・位相特
性図である。
性図である。
【図３】従来例の構成図である。
１０……ＰＬＬモジュール
１１……位相比較器
１２……電圧制御発振器
１２ａ〜１２ｃ……発振要素
１３……分周器
１４……デコーダ
１５……フィルタ部
１６……第１ＬＰＦ（ループフィルタ）１７……第２Ｌ
ＰＦ（ループフィルタ）１８……第３ＬＰＦ（ループフ
ィルタ）１９……第１スイッチ ２０……第２スイッチ ２１……第３スイッチ
ＰＦ（ループフィルタ）１８……第３ＬＰＦ（ループフ
ィルタ）１９……第１スイッチ ２０……第２スイッチ ２１……第３スイッチ
Claims (1)
- 【請求項１】周波数が異なる複数の発振要素の１つを選
択してＰＬＬループ内に組み込むＰＬＬ回路において、
前記発振要素の数と同数のループフィルタを具備し、そ
れぞれのループフィルタを前記発振要素と対にしてＰＬ
Ｌループ内に組み入れることを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000307A JPH04249920A (ja) | 1991-01-08 | 1991-01-08 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000307A JPH04249920A (ja) | 1991-01-08 | 1991-01-08 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04249920A true JPH04249920A (ja) | 1992-09-04 |
Family
ID=11470250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000307A Withdrawn JPH04249920A (ja) | 1991-01-08 | 1991-01-08 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04249920A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005031978A1 (ja) * | 2003-09-29 | 2005-04-07 | Matsushita Electric Industrial Co., Ltd. | Ｐｌｌ周波数シンセサイザ |
-
1991
- 1991-01-08 JP JP3000307A patent/JPH04249920A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005031978A1 (ja) * | 2003-09-29 | 2005-04-07 | Matsushita Electric Industrial Co., Ltd. | Ｐｌｌ周波数シンセサイザ |
| US7394323B2 (en) | 2003-09-29 | 2008-07-01 | Matsushita Electric Industrial Co., Ltd. | PLL frequency synthesizer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |