JPH04250374A - パターン発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は例えばマイクロプロセ
ッサのような集積回路を試験する場合に用いるパターン
発生器に関する。

【０００２】

【従来の技術】図７に集積回路試験装置の概要を示す。 図中１０は集積回路試験装置本体、２０は外部記憶装置
を示す。この外部記憶装置２０には被試験ＩＣ３０の各
ピンに与えるパターンデータが記憶されている。つまり
集積回路試験装置本体１０は制御器１１と、タイミング
発生器１２と、パターン発生器１３、不良解析装置１４
、波形生成器１５、論理比較器１６、ピンエレクトロニ
クス１７、基準電圧発生器１８とによって構成される。 パターン発生器１３はシーケンス制御部１３Ａと、テス
トパターン用バッファメモリ１３Ｂとによって構成され
る。テストパターン用バッファメモリ１３Ｂには外部記
憶装置２０から試験に必要なテストパターンデータを読
込み、この読込んだテストパターンデータを波形生成器
１５と論理比較器１６に与え、波形生成器１５において
テストパターン信号の実波形を生成し、このテストパタ
ーン信号をピンエレクトロニクス１７に設けられたドラ
イバ１７Ａを通じて被試験ＩＣ３０の一つの入力端子に
与えられる。

【０００３】被試験ＩＣ３０の出力端子から出力される
応答出力信号はレベル比較器１７Ｂで基準電圧発生器１
８から与えられる基準電圧と比較され、規定の論理レベ
ルを持っているか否かを判定し、規定の論理レベルを持
っている応答出力信号は良として論理比較器１６に与え
られ、論理比較器１６でパターン発生器１３から与えら
れる期待値パターン信号と比較され、期待値パターン信
号と不一致が検出されるか否かによって被試験ＩＣ３０
の良否を判定する。

【０００４】尚不良解析装置１４はメモリで構成され、
論理比較器１６で不一致が検出されたとき、その不良発
生時のアドレスとパターン信号等を記憶し、この記憶を
基に被試験ＩＣ３０の不良個所を特定することに用いら
れる。被試験ＩＣ３０が例えばマイクロプロセッサのよ
うな機能素子の場合、テストパターンは各種のパターン
が用いられて試験が行なわれる。このため外部記憶装置
２０にはテストパターン１、テストパターン２、…テス
トパターンＮＮが用意され、これら各テストパターン１
〜ＮＮを順次パターン発生器１３のテストパターン用バ
ッファメモリ１３Ｂに転送し、テストパターンを発生さ
せている。

【０００５】

【発明が解決しようとする課題】マイクロプロセッサの
ようなＩＣを試験する場合、多くの種類のテストパター
ンデータが必要となる。このために外部記憶装置２０の
記憶容量が大きくなってしまう欠点がある。また被試験
ＩＣ３０の試験中にテストパターン１によってテストパ
ターン信号を生成し、テストパターン１による試験が終
了すると、次にテストパターン２をテストパターン用メ
モリ１３Ｂに転送し、テストパターン２による試験を実
行する。

【０００６】このように各テストパターン１〜ＮＮを実
行する毎に、各テストパターン１〜ＮＮの中の一つのテ
ストパターンデータをテストパターン用バッファメモリ
１３Ｂに転送しなければならない。各テストパターン１
〜ＮＮの内容は類似したパターンが多いものの、その量
は多い。従って外部記憶装置２０からテストパターン用
バッファ１３Ｂに転送する時間が長くなる。この転送動
作は試験を中断して行なうため試験に要する時間が長く
なってしまう欠点がある。

【０００７】この発明の目的は試験に要する時間を短縮
し、然も外部記憶装置２０の記憶容量も少なくすること
ができるパターン発生器を提供しようとするものである
。

【０００８】

【課題を解決するための手段】この発明では外部記憶装
置に記憶するテストパターンを圧縮し、少ないデータ量
のパターンデータに変換すると共に、この圧縮されたパ
ターンデータを使って所定のテストパターンを発生させ
る。このためこの発明では一つのテストパターンを基準
テストパターンに選定して記憶すると共に、この基準テ
ストパターンを他のテストパターンデータに変換するた
めの圧縮データを記憶し、この圧縮データによってパタ
ーン別にテストパターンデータを得るように構成したも
のである。

【０００９】この発明の構成によれば被試験ＩＣのピン
数が数１０〜数１００あっても、基準テストパターンを
１パターン分と、基準テストパターンを各テストパター
ンデータに変換するための圧縮データとなるデータ反転
アドレスデータと、データ反転チャンネルデータとを記
憶すればよいから外部記憶装置の記憶容量を小さくする
ことができる。

【００１０】またデータ量が少ないから１回の転送で試
験に必要なテストパターンデータの全てを転送すること
ができる。よって一つのテストパターンを使った試験の
終了から次のテストパターンを使った試験までの間デー
タの転送を行なわなくてよい。従って試験に要する時間
を短縮することができる利点が得られる。

【００１１】

【実施例】図１にこの発明の一実施例を示す。図１は図
７に示したパターン発生器１３の部分だけを示している
。つまりパターン発生器１３は従来の技術で説明したよ
うにシーケンス制御部１３Ａと、テストパターン用バッ
ファメモリ１３Ｂとによって構成される。テストパター
ン用バッファメモリ１３Ｂは被試験ＩＣのピンの数だけ
設けられる。このピン数をここではチャンネル数に対応
させ、以下ではチャンネルとして説明する。図中１３Ｂ
１　，１３Ｂ２　，１３Ｂ３　…は各チャンネル毎に設
けたテストパターン用バッファメモリを示す。

【００１２】この発明ではシーケンス制御部１３Ａにデ
ータ反転アドレスメモリＤＭを設けると共に各テストパ
ターン用バッファメモリ１３Ｂ１　，１３Ｂ２　，１３
Ｂ３　…にデータ反転チャンネルメモリＤｊを設ける。 シーケンス制御部１３Ａに設けたデータ反転アドレスメ
モリＤＭには、テストパターン毎に基準パターンとの偏
差が生じるアドレスの情報が書込まれる。また各チャン
ネルのテストパターン用バッファメモリ１３Ｂ１　，１
３Ｂ２　，１３Ｂ３　…に設けたデータ反転チャンネル
メモリＤｊには、各チャンネルのテストパターンと基準
テストパターンとの間のデータに差が生じるチャンネル
情報が書込まれる。

【００１３】これらデータ反転アドレスデータとデータ
反転チャンネルデータは図７に示した外部記憶装置２０
から転送されて記憶される。シーケンス制御部１３Ａは
データ反転アドレスメモリＤＭの他にシーケンス制御回
路ＣＳと、アドレス制御回路ＤＲと、一致検出回路ＩＨ
とが設けられる。各チャンネルのバッファメモリ１３Ｂ
１　，１３Ｂ２　，１３Ｂ３　…にはデータ反転チャン
ネルメモリＤｊの他に、パターンメモリＰＭとデータ反
転制御回路ＤＨと、アンドゲートＡＮとが設けられる。

【００１４】シーケンス制御回路ＣＳは各チャンネルの
パターンメモリＰＭをアドレス順にアクセスするシーケ
ンスアドレス信号Ｐｂ（図４Ｂ）を出力すると共に、ア
ドレス制御回路ＤＲを制御するスタート／ストップ信号
Ｓ／Ｐを出力する。アドレス制御回路ＤＲはシーケンス
アドレス信号Ｐｃとデータ反転アドレスメモリＤＭから
読出した圧縮データとが一致したとき一致検出回路ＩＨ
が一致信号を出力し、その一致検出信号Ｐｅ（図４Ｅ）
をアドレス制御回路ＤＲに与える。アドレス制御回路Ｄ
Ｒはデータ反転アドレスメモリＤＭに与えるアドレスを
一つ進める。

【００１５】ここで、テストパターンデータの圧縮方法
について、図２と図３を用いて説明する。図２に各テス
トパターンデータを示す。図の例ではテストパターン１
、テストパターン２、テストパターン３の３つのテスト
パターンを示している。各テストパターンは１アドレス
毎に、この例では４ビットの論理信号によって構成した
場合を示す。４ビットの各ビットはチャンネルＣＨ１〜
ＣＨ４に対応し、実際には数１００チャンネルになる。

【００１６】複数のテストパターンの中で、一つのテス
トパターンを基準パターンデータと定める。この例では
テストパターン１を基準パターンデータＳＰ（図２）と
定める。従って各チャンネルのバッファメモリ１３Ｂ１
　，１３Ｂ２　，１３Ｂ３　…の各パターンメモリＰＭ
には、テストパターン１のパターンデータを各チャンネ
ル別に記憶させる。この記憶は図に示した外部記憶装置
２０から転送されて書込まれる。

【００１７】図３にパターンメモリＰＭに格納する内容
と、データ反転アドレスメモリＤＭ及びデータ反転チャ
ンネルメモリＤｊに書込んだ圧縮データの内容を示す。 パターンメモリＰＭの内容はどのテストパターンを発生
させる場合もテストパターン１が書込まれている。デー
タ反転アドレスメモリＤＭの内容はテストパターン１を
発生させる場合は、パターンの最終アドレス“９”が書
込まれる。このアドレス“９”を表わすデータはテスト
パターン１、テストパターン２、テストパターン３の順
にテストパターンを発生させるとするとデータ反転アド
レスメモリＤＭの１番目のアドレスに書込まれる。

【００１８】アドレス制御回路ＤＲは１番目のアドレス
を読出すことによりテストパターン１の最終アドレス“
９”を読出し、一致検出回路ＩＨに与える。シーケンス
制御回路ＣＳは“０”〜“９”のシーケンスアドレス信
号Ｐｂを発生し、このシーケンスアドレス信号Ｐｂによ
ってパターンメモリＰＭに書込まれている基準パターン
を読出す。

【００１９】基準パターンを読出している状態において
、データ反転チャンネルメモリＤｊからは「０」論理の
圧縮データが読出される。この「０」論理の圧縮データ
はパターンメモリＰＭから読出される基準パターンデー
タをそのまま出力することを意味する。テストパターン
１を基準パターンとしたから基準パターンを出力する際
にはパターンメモリＰＭから読出されるテストパターン
データをそのまま出力すればよい。従ってテストパター
ン１を出力する場合の圧縮データは最終アドレスの“９
”とデータを反転させない「０」論理となる。最終アド
レスを表わす“９”はデータ反転アドレスメモリＤＭの
１番目のアドレスに書込まれ、データを反転しないこと
を表わすデータ「０」論理は各チャンネルに設けたデー
タ反転チャンネルメモリＤｊの１番目のアドレスに書込
まれる。つまり図３に示すようにデータ反転アドレスメ
モリＤＭには最終アドレス“９”を書込むと共に各チャ
ンネルＣＨ１〜ＣＨ４のデータ反転チャンネルメモリＤ
ｊにはデータを反転させないことを意味する「０」論理
が書込まれる。

【００２０】次にテストパターン１とテストパターン２
を比較すると、チャンネルＣＨ１，ＣＨ２及びＣＨ３は
図２に示すように同一パターンになっている。これに対
しテストパターン２のチャンネルＣＨ３はアドレス“１
”と“７”で基準パターンと異なっている。従って基準
パターンとデータが異なるアドレスは“１”と“７”で
ある。このためデータ反転アドレスメモリＤＭには図３
に示すように“１”と“７”が書込まれる。またデータ
反転チャンネルメモリＤｊにはチャンネルＣＨ１とＣＨ
２及びＣＨ４に「０，０」を書込む。これと共にチャン
ネルＣＨ３のデータ反転チャンネルメモリＤｊにはデー
タを反転させる「１」論理を書込む。

【００２１】テストパターン３ではチャンネルＣＨ３に
おいてアドレス３と９で基準データと差があり、またチ
ャンネルＣＨ４ではアドレス“０”と“９”で基準デー
タと差がある。このためデータ反転アドレスメモリＤＭ
にはデータを反転させるアドレス“０”，“３”，“９
”を書込む。これと共にデータ反転チャンネルメモリＤ
ｊのチャンネルＣＨ１とＣＨ２に設けたてデータ反転チ
ャンネルメモリＤｊにはデータを反転しない「０」論理
を書込むと共に、チャンネルＣＨ３のデータ反転チャン
ネルメモリには「０，１，１」を書込む。更にチャンネ
ルＣＨ４のデータ反転チャンネルメモリＤｊにはアドレ
ス“０”と“９”でデータを反転し、アドレス“３”で
はデータを反転させない「０」論理とした圧縮データ「
１，０，１」を書込む。

【００２２】図１に示すバッファメモリ１３Ｂ１　はチ
ャンネルＣＨ３の状態を示している。従ってデータ反転
チャンネルメモリＤｊに表示した圧縮データはチャンネ
ルＣＨ３の圧縮データを表わしている。テストパターン
１を発生する場合はデータ反転チャンネルメモリＤｊの
１番目のアドレスから「０」論理が読出され、この「０
」論理がアンドゲートＡＮに与えられるから、アンドゲ
ートＡＮは閉じた状態に維持される。よって一致検出回
路ＩＨが一致を検出し、Ｈ論理の一致検出信号Ｐｅをラ
ッチして出力した信号Ｐｇ（図４Ｇ）がアンドゲートＡ
Ｎに与えられても、アンドゲートＡＮはデータ反転回路
ＤＨにＨ論理のデータ反転信号を出力することはない。 従ってテストパターン１はそのまま出力される。テスト
パターン１が全て読出されるとシーケンス制御回路ＣＳ
の出力信号Ｐｂ（図４Ｂ）はアドレス“９”を出力しデ
ータ反転アドレスメモリＤＭから読出されているアドレ
ス“９”と一致する。

【００２３】この一致検出によりアドレス制御回路ＤＲ
がアドレスを＋１し、データ反転アドレスメモリＤＭと
、データ反転チャンネルメモリＤｊの読出アドレスを一
つ進める。データ反転アドレスメモリＤＭのアドレスが
＋１されることにより一致検出回路ＩＨにはテストパタ
ーン２の圧縮データであるアドレス“１”が与えられる
。シーケンス制御回路ＣＳは再びシーケンスアドレスＰ
ｂを０〜９までを出力する。このとき、データ反転チャ
ンネルメモリＤｊは「１」論理を読出して出力し、アン
ドゲートＡＮに与えている。このためシーケンス制御回
路ＣＳから出力されるシーケンスアドレスＰｂがアドレ
ス“１”を出力すると一致検出回路ＩＨがＨ論理の一致
信号を出力するから、アンドゲートＡＮはＨ論理信号を
出力する。よってアドレス“１”のときパターンメモリ
ＰＭから読出される「０」論理はデータ反転制御回路Ｄ
Ｈで「１」論理信号に反転されて出力される。

【００２４】一致検出回路ＩＨがアドレス“１”におい
て一致を検出すると、アドレス制御回路ＤＲのアドレス
信号を＋１し、データ反転アドレスメモリＤＭとデータ
反転チャンネルメモリＤｊのアドレスを一つ進める。従
って一致検出回路ＩＨにはアドレス“７”が入力され、
またアンドゲートＡＮには再び「１」論理が与えられる
。この結果シーケンス制御回路ＣＳが出力するシーケン
スアドレスＰｂがアドレス“７”に達すると一致検出回
路ＩＨがＨ論理の信号Ｐｅ（図４Ｅ）を出力し、このＨ
論理の信号Ｐｅ（実際はラッチ出力信号Ｐｇ）をアンド
ゲートＡＮに与えるからアンドゲートＡＮはデータ反転
回路ＤＨにＨ論理を与える。よってパターンメモリＰＭ
から読出された基準パターンはアドレス“７”のデータ
「１」論理が「０」論理に反転（図２参照）されて出力
される。

【００２５】アドレス“７”においてパターンデータを
反転させて出力した後シーケンス制御回路ＣＳはアドレ
ス“８”，“９”を出力しパターンメモリＰＭに書込ま
れている全てのパターンデータを読出して出力する。こ
の間アドレス制御回路ＤＲはアドレスを＋１しデータ反
転アドレスメモリＤＭとデータ反転チャンネルメモリＤ
ｊのアドレスを一つ進める。

【００２６】よって今度はテストパターン３の圧縮デー
タであるアドレス「０」がデータ反転アドレスメモリＤ
Ｍから読出される。従ってシーケンス制御回路ＣＳがシ
ーケンスアドレスＰｂとして“０”番地を出力すると一
致検出回路ＩＨが一致検出信号Ｐｅを出力する。このと
きデータ反転チャンネルメモリＤｊは「０」論理を出力
しているからアンドゲートＡＮはＨ論理を出力しない。 よってパターンメモリＰＭから読出された“０”番地の
データ「０」はそのまま出力される。

【００２７】尚このときチャンネルＣＨ４のデータ反転
チャンネルメモリＤｊには図３に示すように「１，０，
１」が書込まれているから“０”番地のデータは反転さ
れて出力される。チャンネルＣＨ３では０番地のデータ
がその状態のまま出力された後、シーケンス制御回路Ｃ
Ｓがアドレス“３”を出力すると、一致検出回路ＩＨが
一致を検出し、アンドゲートＡＮにＨ論理を出力する。 このときデータ反転チャンネルメモリＤｊからは「１」
論理が出力されているからアンドゲートＡＮはＨ論理を
出力しアドレス“３”のデータを反転させて出力する。 このようにしてアドレス“９”のデータ「０」も「１」
論理に反転させて出力しテストパターン３におけるチャ
ンネルＣＨ３のパターン信号Ｐｌ（図４Ｌ）を出力する
。

【００２８】このようにこの発明によれば各パターンメ
モリＰＭに一つの基準パターンを書込んでおき、この基
準パターンとの差を表わす圧縮データをデータ反転アド
レスメモリＤＭとデータ反転チャンネルメモリＤｊに用
意しておくだけで基準パターンとは異なるパターンを発
生させることができる。然も基準パターン及び圧縮デー
タは外部記憶装置から最初に１回だけ転送するだけでよ
く、その後は転送動作を行なうことなく、連続してテス
トパターン１〜３を発生させることができる。よってそ
の転送に要する時間が必要ないため連続してＩＣを試験
することができ、ＩＣの試験時間を短かくすることがで
きる。また外部記憶装置の記憶容量も小さくすることが
できる利点がある。

【００２９】図５はこの発明の他の実施例を示す。この
例ではパターンメモリＰＭ１とＰＭ２の二個設け、この
２個のパターンメモリＰＭ１とＰＭ２をメモリ制御回路
ＭＣによって一方が読出モードのとき、他方を書込モー
ドに制御し、書込モードにあるメモリにデータ反転制御
回路ＤＨから出力される反転制御されたテストパターン
データを書込む。

【００３０】次にテストパターンを出力させるときは今
ま書込を行なったメモリを読出モードとし、読出モード
にあったメモリを書込モードに切替える。データ反転チ
ャンネルメモリＤｊには、前回書替えられたパターンデ
ータを含めて、反転制御を行なうための圧縮データを書
込む。図６に図５の実施例で用いる圧縮データの例を示
す。データ反転アドレスメモリＤＭに書込まれる圧縮デ
ータは、テストパターン１に関しては最終シーケンスア
ドレスである“９”が書込まれる。

【００３１】またテストパターン２に関しては先の実施
例と同様にデータが変化したアドレス“１”と“７”が
書込まれ、テストパターン３に関してはテストパターン
２の発生時にデータが反転されたアドレス“１”と“７
”を追加した“０”，“１”，“７”，“９”を書込む
。データ反転チャンネルメモリＤｊにはテストパターン
１に関してはチャンネルＣＨ１〜ＣＨ４までデータの反
転制御は行なわないから全てのチャンネルに関して「０
」論理が書込まれる。

【００３２】テストパターン２に関してはチャンネルＣ
Ｈ１とＣＨ２及びＣＨ３はアドレス“１”でも“７”で
もデータの反転を行なわないから「０」論理が書込まれ
、チャンネルＣＨ３はアドレス“１”と“７”でデータ
の反転を行なうから「１」論理を書込む。テストパター
ン３に関してはチャンネルＣＨ１とＣＨ２はデータの反
転制御を行なわないから「０」論理を書込むがチャンネ
ルＣＨ３はアドレス“１”，“３”，“７”，“９”で
データを反転させるためこのアドレスに対応した順序で
「１」論理を書込む。

【００３３】またチャンネルＣＨ４ではアドレス“０”
と“９”でデータを反転させるためアドレス“０”と“
９”に対応する位置に「１」論理を書込む。このように
して図５の実施例によっても、圧縮データと一つの基準
テストパターンから、複数のテストパターンを発生させ
ることができる。然もこの実施例によれば、前回発生し
たテストパターンをパターンメモリＰＭ１又はＰＭ２の
何れか一方に記憶しているから、前回発生したテストパ
ターンをリアルタイムで読出すことができる。よってデ
バッグ等を行なうことに利用することができる効果が得
られる。

【００３４】

【発明の効果】上述したように、この発明によれば圧縮
データを用いることによって一つの基準パターンを利用
して他のテストパターンを発生させることができるから
、外部記憶装置には一つのテストパターンだけを記憶す
ればよい。よって外部記憶装置の記憶容量を少なくする
ことができる。

【００３５】また基準テストパターンを一度パターンメ
モリＰＭに転送すれば、爾後はテストパターンを転送す
る必要がない。よってＩＣを試験している際にテストパ
ターンを外部記憶装置からパターンメモリに転送しなく
てよいから試験に要する時間を短かくすることができる
利点が得られる。

【図面の簡単な説明】

【図１】この発明の一実施例を示すブロック図。

【図２】図１の実施例で用いるテストパターンを説明す
るための図。

【図３】図１の実施例で用いる圧縮データを説明するた
めの図。

【図４】図１の実施例の動作を説明するための波形図。

【図５】この発明の変形実施例を示すブロック図。

【図６】図５に示した変形実施例に用いる圧縮データを
説明するための図。

【図７】従来の技術を説明するためのブロック図。

【符号の説明】

１３　　　　パターン発生器 １３Ａ　　シーケンス制御部 １３Ｂ　　バッファメモリ部 ＤＭ　　　　データ反転アドレスメモリＤｊ　　　　デ
ータ反転チャンネルメモリＣＳ　　　　シーケンス制御
回路 ＤＲ　　　　アドレス制御回路 ＩＨ　　　　一致検出回路 ＰＭ　　　　パターンメモリ ＡＮ　　　　アンドゲート ＤＨ　　　　データ反転制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　被試験ＩＣの各ピンに対応した複数の
   チャンネルを有し、各チャンネル毎に予め予定したテス
   トパターンを生成し、このテストパターンを被試験ＩＣ
   の対応するピンに与えて被試験ＩＣの動作を試験するよ
   うに構成されるパターン発生器において、各チャンネル
   毎に基準パターンデータを格納するパターンメモリと、
   このパターンメモリに記憶した基準パターンの所望のア
   ドレスの論理を反転させ、他のパターンに変換するため
   のアドレスデータを記憶したデータ反転アドレス格納メ
   モリと、各チャンネル毎に設けられ各チャンネルにおい
   て上記データ反転アドレス格納メモリに記憶したアドレ
   スにおいて上記基準パターンデータを反転させるか否か
   を制御するデータ反転制御メモリと、上記パターンメモ
   リに記憶した基準パターンデータを読出すアドレスと上
   記データ反転アドレス格納メモリに記憶したデータ反転
   アドレスとの一致を検出する一致検出回路と、この一致
   検出回路の検出出力と上記データ反転制御メモリとの論
   理積によって上記パターンメモリから読出す基準パター
   ンデータを反転制御するデータ反転制御回路とを設けた
   ことを特徴とするパターン発生器。