JPH04250542A - コンピューターメモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピューターシステム
に関し、特にメモリアクセス時間を低減できるように設
計されたメモリシステムに関する。

【０００２】

【従来の技術】コンピュータの性能はメモリの階層を使
用することによって強化できる。例えば、三段のメモリ
は低速、中速、および高速メモリで構成できる。低速メ
モリは廉価で多量のデータ格納のための磁気ディスクで
よい。中速メモリはコンピュータの主メモリとして使用
するＤＲＡＭで構成できる。高速メモリはプロセッサキ
ャッシュメモリとして使用できるＳＲＡＭが使用できる
。メモリの階層を利用するのは、最高速メモリ内でシス
テムプロセッサにより実行されるコード（命令）および
他のデータをグループ化するためである。そのような高
速メモリは通例、入手できる最も高価なメモリが使用さ
れるので、経済性を考慮して比較的小さい。ＤＲＡＭか
ら構成される主メモリは、ＳＲＡＭを用いたキャッシュ
メモリよりもより高密度かつより廉価であり、従ってキ
ャッシュメモリよりも著しく大きい。

【０００３】作動期間中、システムプロセッサが現に実
行中の変数に迅速にアクセスできるようにするため、命
令その他のデータはシステムメモリからキャッシュメモ
リに転送される。キャッシュにない追加的データが必要
とされるときは、そのデータをメモリから転送し、これ
でキャッシュ内の選択したデータを置換する。いずれの
データを置換するかを決定するにはいろいろのアルゴリ
ズムが使用される。

【０００４】定義により高効率動作キャッシュのアーキ
テクチャーは高い「ヒット（当たり）」率持つものであ
る。「ヒット」はキャッシュ内に要求されたデータがあ
るときに起こる。ヒット率には多数の要因が影響する。 主な因子は実行されるコードの引合いの局所性である。 言い換えると、もしも当該コードがメモリ内で近接した
物理的ロケーションにあると、メモリ内に広く当該コー
ドが分散しているときよりヒット率は高くなる。キャッ
シュのヒット率に影響するもう一つの因子はそのメモリ
にアクセスするデバイスの数である。もしも唯一つのバ
ス主、例えばシステムプロセッサ、がメモリにアクセス
するのであれば、ヒット率がかなり高くなるようにキャ
ッシュに格納されるデータを制御できる。しかしながら
、同一のキャッシュを通して当該メモリに一つ以上のバ
ス主がアクセスするときは、キャッシュはこれらバス主
からの要求の間を何度も往復することがありうる。その
結果ヒット率は大きく低下する。換言すると、キャッシ
ュは非差別的なものであって、システムプロセッサおよ
び他のバス主の要求がキャッシュに等しく影響する。 一つのオペレーションがキャッシュのデータ編成に著し
く影響を与えることがありうる。例えば、非ホストＣＰ
Ｕバス主からのメモリアクセス要求に応答してキャッシ
ュに入れられたデータはホストプロセッサが必要とする
データを上書きしてしまう。

【０００５】ヒット率に影響するもう一つの因子はコー
ドデータおよび非コードデータの両方がキャッシュ化さ
れるという事情に関係する。システムメモリ内のデータ
ブロックはキャッシュ内でいろいろの物理的ロケーショ
ンに転写（ｍａｐｐｉｎｎｇ）される。もしもシステム
メモリ内の各データブロックが単一のロケーションに転
写されるのであれば、キャッシュは直接転写キャッシュ
（ｄｉｒｅｃｔ　ｍａｐｐｅｄ　ｃａｃｈｅ）と言われ
る。これに対してセット関連転写キャッシュと呼ばれる
ものは各データブロックが複数のロケーションに転写さ
れるものである。例えば、もしも各データブロックが二
つのロケーションのいずれかに転写されるとき、これは
二通り−セット関連転写（ｔｗｏ−ｗａｙ　ｓｅｔ　ａ
ｓｓｏｃｉａｔｉｖｅ　ｍａｐｐｉｎｇ）と呼ばれてい
る。システムメモリブロックが利用できるロケーション
の数に関係なく、コードデータおよび非コードデータの
両方がキャッシュ化されるときはそれぞれの転写が重複
することになる。従って、コードデータおよび非コード
データの両方がキャッシュ化されるときは、メモリへの
アクセスに応答してデータが置換されるにともない著し
いスラッシング（ｔｈｒａｓｈｉｎｇ、データ処理の低
下）が起こりえる。

【０００６】従来、大抵のコンピューターシステムは選
択したホストプロセッサの特定の形式に基づいて最適と
なる設計が採られている。少数のコンピューターシステ
ムは単一形式のプロセッサ以外にも対応できる設計とな
っている。後者の場合、関連サブシステムの動作特性は
主要なホストプロセッサの種々の特性に基づく妥協案の
結果となっていることが多い。この代わりに採用される
設計ではサブシステムは特定のホストプロセッサの特徴
に合わせて最適に設計されるので、その結果その最適プ
ロセッサが採用されないときは効率の低下を来たす。

【０００７】

【発明が解決しようとする課題】本発明は新規かつ改良
された高性能コンピューターメモリシステムを与えるこ
とを課題とする。

【０００８】本発明の別の課題はホストプロセッサの特
性に基づいてプログラム可能な動作特性を有するメモリ
システムを与えることを課題とする。

【０００９】本発明のさらに別の課題は異なった形式の
ホストプロセッサとも効率良く作動するメモリシステム
を与えることである。

【００１０】本発明のさらに別の課題はホストプロセッ
サの形式に基づく動作特性を有する一つ以上のキャッシ
ュを備えたメモリシステムを与えることである。

【００１１】本発明のさらに別の課題はホストプロセッ
サの形式のに応じて一定のページを自動的に開くバイア
スを持つＤＲＡＭメモリ付きメモリシステムを与えるこ
とである。

【００１２】

【課題を解決するための手段】本発明は、プロセッサに
接続可能であり、かつ該プロセッサの特性に基づいてプ
ログラム可能な動作特性を有するコンピューターメモリ
システムである。

【００１３】さらに詳細な形態ではそのメモリシステム
は複数のキャッシュとバスに接続された主メモリを含む
。そのプロセッサおよび他のバス主もまたそのバスに接
続される。キャッシュの内の最初のもののプログラム特
性はコードデータのみを保持するか否かである。キャッ
シュの二つ目のものは主メモリへのデータ書き込みを緩
衝し、バス主から来るデータのみを緩衝するか否かにこ
のプログラム特性がある。

【００１４】

【実施例】図１はコンピューターメモリシステム１０の
ブロック線図を示す。システム１０は好ましい実施例で
は動的ランダムアクセスメモリ（ＤＲＡＭ）チップから
なるシステムメモリ１２を含む。メモリ１２内に格納さ
れるデータは一般にコードデータ（命令）と非コートデ
ータに分けることができる。ここに使用するように、「
データ」という語は情報を意味し、コードデータ（命令
）と非コードデータの両方を含む。メモリ１２はバス１
４によりコンピューターシステム（図示してなし）の他
の部分に接続されている。システム１０は単一のバス主
で動作することができるが、二つ以上のバス主に使用で
きるように設計されている。システム１０はとくにイン
テル社のホストプロセッサ３８６、３８６ｓｘ、４８６
等と他のバス主との組合わせに、あるいはシステム１０
にアクセスに関してホストプロセッサと競合する装置と
の組み合わせに使用できるように設計されている。メモ
リ１２へのアクセスはバス１４内に位置しているＤＲＡ
Ｍ制御装置２２により制御される。

【００１５】システム１０はまたバス１４にそれぞれ接
続された内部キャッシュ１６、プレフェッチキャッシュ
１８、および書き込みバッファキャッシュ２０を含む。 好ましい実施例では内部キャッシュ１６は４Ｋバイトの
４通り−セット関連キャッシュで、プレフェッチキャッ
シュ１８は１２８バイトの直接転写キャッシュで、書き
込みバッファキャッシュ２０は１２８バイトの２通り−
セット関連キャッシュである。

【００１６】本発明の重要な特徴は使用されるホストプ
ロセッサの形式（３８６、３８６ｓｘ、４８６）に応じ
ていろいろのキャッシュの機能が変更できることである
。メモリシステム１０はプロセッサの特性に基づいてプ
ログラムできる動作特性を有する。しかし、キャッシュ
のいくつかの特徴は変更できない。例えば内部キャッシ
ュ１６はホストプロセッサが行なうメモリアクセスに基
づいてのみ選択できるデータを保持する。言い換えると
、内部キャッシュ１６はホストプロセッサ専用であり、
他のバス主によるメモリアクセスによって影響されない
。任意のバス主が各キャッシュを読み取りできることを
認識されたい。従って内部キャッシュ１６はその中にシ
ステムプロセッサ以外の他のプロセッサによるメモリア
クセスに基づくデータ書き込みは許さないが、他のバス
主も、要求しているデータがその中にある限りデータの
読み取りはできる。各キャッシュは検分（記録内容を見
ること）でヒットし記録内容を無効にするため、当該キ
ャッシュで意図されていないデータ書き込みもすべて検
分し、これによって動作の一貫性を確保することを認識
されたい。

【００１７】キャッシュに関し不変な特徴の一つは、プ
レフェッチキャッシュ１８がメモリ１２から取り寄せた
コードデータのみを収容することである。さらに、プレ
フェッチキャッシュ１８はホストプロセッサがメモリア
クセスするコードのみを取り寄せる。動作上の特徴とし
て、システムプロセッサがプレフェッチキャシュ内に用
意されていないコードデータを要求するときは、次のコ
ード要求を予期した準備として次順の１２８バイトコー
ドがプレフェッチキャッシュ１８内に予め取り寄せ（プ
レフェッチ）される。

【００１８】書き込みバッファキャッシュ２０はＤＲＡ
Ｍ１２内に書き込まれるデータのバッファのみを行なう
。このキャッシュは単に書き込みバッファを行なうのみ
ならず、上述したように任意のバス主による読み取りも
許すキャッシュである。しかしＤＲＡＭ１２からのデー
タはキャッシュ化しない。

【００１９】各キャッシュの機能が分離されていること
、およびプロセッサの形式に基づいてこれらの機能を選
択的に定義できることは本発明の重要な特徴である。 この性能により、本システムはキャッシュを総和的に使
用するものよりも何倍も大きなキャッシュを使用するシ
ステムの性能を達成し、またはこれをしのぐことができ
る。プロセッサの形式に基づいて選択的に機能を定義で
きる点に関していうと、各キャッシュはプロセッサの形
式に基づく特性を考慮してプログラムできる動作特性を
持っている。例えば、内部キャッシュ１６のプログラム
可能な特性の一つはコードデータのみを保持するか否か
である。３８６、３８６ｓｘシステムプロセッサを使用
するシステムの場合、内部キャッシュ１６はコードデー
タのみを保持するが、４８６プロセッサを使用するシス
テムの場合は内部キャッシュ１６はコードデータおよび
非コードデータの両方を保持する。書き込みバッファキ
ャッシュ２０のプログラム性能の特性の一つはシステム
プロセッサ以外のバス主のデータのみのバッファを行な
うか否かである。４８６システムプロセッサを使用する
システムの場合、書き込みバッファキャッシュ２０はシ
ステムプロセッサ以外の任意のバス主によるデータ書き
込みのバッファを行なう。これらキャッシュの動作特性
は、存在するホストプロセッサの形式情報に基づいて、
電力投入時の自己形成条件に従って定義される。

【００２０】ＤＲＡＭ制御装置２２はメモリ１２へのア
クセスのための高速ページモードを支持する。高速ペー
ジモードはメモリページ内の行ラインをアクティブとし
た後、順次に列ラインをストロボ作動させてデータをＤ
ＲＡＭの中にまたはＤＲＡＭの外に転送することにより
ＤＲＡＭへのアクセスを高速化する良く知られた方法で
ある。本発明ではメモリ１２はコードデータまたは非コ
ードデータのいずれかを含むページに分割されている。 メモリ１２に関連されたレジスタはメモリ１２内または
ＤＲＡＭ制御装置２２内に配置され、最も最近にアクセ
スされたページのページアドレスを保持する。実際、本
システムは本システムに接続されたプロセッサの形式に
応じてコードページまたは非コードページに指向するバ
イアスを与える。メモリ１２がＤＲＡＭ制御装置２２を
介してバイアスを与えるデータの形式（コードか非コー
ドか）は本発明のもう一つのプログラム性能の特性であ
る。例えばもしもシステムプロセッサが４８６であると
、もっとも最近にアクセスされたコードアドレスページ
のアドレスがレジスタ内に保持される。動作上、メモリ
１２内のコードデータページおよび非コードデータペー
ジは共にランダムアクセスができる。もしもコードペー
ジがある一サイクルでアクセスされ、次のサイクルで非
コードページがアクセスされると、非コードページがア
クセスされる間、コードページのアドレスはレジスタ内
に保持される。非コードページがアクセスされた直後、
再びコードページを開くのにレジスタ内のそのアドレス
が使用される。これと対照的に、もしもシステムプロセ
ッサが３８６または３８６ｓｘであると、最も最近にア
クセスされた非コードアドレスページのアドレスがレジ
スタ内に保持される。オープンページバイアス、高速ペ
ージモードアクセスおよび多重キャッシュを選択的にな
しうるこの組み合わせがシステムの性能を高める。

【００２１】書き込みバッファキャッシュ２０は２通り
−セット関連キャッシュである。メモリの非コードデー
タ領域は、リスト、ヒープ（ｈｅａｐ）、およびスタッ
ク（ｓｔａｃｋ）として知られる三つの領域に分割でき
る。リスト、ヒープ、およびスタックには各自の組織と
目的があり、メモリ内にそれぞれのデータブロックが保
存される。例えばスタックは一組のデータエレメントで
ある。 一度にその内の一エレメントのみがアクセスできる。リ
ストデータは主として読み取り用であり、一般的に書き
込み用ではない。構造を有するプログラムではスタック
への書き込みが高い頻度で起こり、次に頻度の高い書き
込みはヒープに対して起きる。ＤＲＡＭ内にヒープ用の
データブロックとスタック用のデータブロックを適切に
指定し、かつこれらブロックを２通り−セット関連キャ
ッシュ内の対向するセットに転写することにより、動作
効率を高めることができる。さらに非コードデータに対
するＤＲＡＭ内のオープンページバイアスは実効上、リ
ストデータに対するオープンページバイアスとなる。こ
のようにして本発明の動作特性がさらに高められる。

【００２２】本発明の二重ないし多重モード動作による
著しい利点は、個々の性能を著しく妥協させることなく
メモリシステムにいろいろの形式のプロセッサを設置す
ることができることである。プログラム可能でない特性
の一つは、内部キャッシュ１６の専用化である。このキ
ャッシュはキャッシュ中で最も大きなもの（４Ｋバイト
）であり、ホストプロセッサ専用に使われる。メモリの
諸動作の大部分はホストプロセッサからくるので、これ
によってホストプロセッサの効率を最大限に高めること
ができる。さらに３８６／４８６マイクロチャンネルを
使用する環境では他のバス主はそれらの性能を改善する
べくストリーミングモードを利用できる。このモードは
システムプロセッサには利用できない追加的機能である
。前に論じたように、内部キャッシュ１６のプログラム
可能な特性の一つはそれがコードデータのみを保持する
か否かである。３８６プロセッサはそれ自体は内部キャ
ッシュを持っていないので、内部キャッシュ１６はコー
ドデータ専用に使用される。コードデータはメモリから
３８６プロセッサによりアクセスされるデータの主なも
のである。他方、４８６プロセッサはそれ自身の内部キ
ャッシュを有し、プレフェッチキャッシュ１８またはメ
モリ１２オープンページからコードデータをバーストで
きる。従って４８６をホストプロセッサとする場合、内
部キャッシュ１６は主として非コードデータ専用に使用
される。

【００２３】前述したことを再確認するが、書き込みバ
ッファキャッシュ２０のプログラム可能性における特徴
はこれにホストプロセッサ以外のバス主からのデータの
バッファをさせるか否かである。３８６ホストプロセッ
サの場合、書き込みバッファキャッシュ２０は３８６お
よび他のバス主の両方からの書き込みデータのバッファ
を行なう。これが３８６データ書き込みのバッファを行
なうのは、内部キャッシュ１６がコードに専用化されて
いるからであり、また他のバス主からのデータ書き込み
のバッファを行なうのは内部キャッシュ１６が３８６に
専用使用されるからである。４８６ホストプロセッサの
場合は書き込みバッファキャッシュ２０は他のバス主に
専用使用される。その理由は内部キャッシュ１６が４８
６ホストプロセッサのためにのみコードデータおよび非
コードデータを処理するからである。

【００２４】プログラム可能なＤＲＡＭ１２の特性は、
オープンページバイアスがコードデータ用であっても非
コードデータ用であっても、内部キャッシュ１６および
書き込みバッファキャッシュ２０のプログラム可能特性
と密接に関連している。例えば、４８６は読み取りコー
ドデータをバーストできるので、ＤＲＡＭ１２にはコー
ドデータ用のオープンページが与えられる。このことに
より、このモードでは内部キャッシュ１６がコードデー
タに大きな援助をしないが、プレフェッチキャッシュ１
８が効果的に動作することが可能となる。これと対照的
に、３８６プロセッサでは非コードデータに対するオー
プンページバイアスがコードデータのみを保持する内部
キャッシュ１６と均衡する。

【００２５】本発明の詳細な設計は高度ハードウェア記
述言語であるＣＤＬで行なわれる。ＣＤＬはデジタル論
理システム用のハードウェアを曖昧さなしに定義するソ
フトウェアツールである。ＣＤＬリストは完全にコンピ
ューターメモリシステム１０の好ましい実施例を確定す
る。このリストはこれをコンパイルすると「Ｃ」ソース
コードを与え、このソースコードは次いでＣコンパイラ
でコンパイルされて標準化されたＣオブジェクトファイ
ルフォーマット（ＣＯＦＦ）を与える。次いでこのＣオ
ブジェクトファイルフォーマットを論理合成プログラム
に入力すると詳細な論理構造体が得られる。この目的に
使用される論理合成プログラムはカルフォルニア州マウ
ンテンビュー市のシノプシス社から販売されているＳＹ
ＮＯＰＳＹＳである。

【００２６】図２は本メモリモジュール間の関係を示す
。

【００２７】

【図面の簡単な説明】

【図１】図１は本発明の一実施例になる高性能コンピュ
ーターメモリシステムのブロック線図である。

【図２】図２は本メモリモジュール間の関係を示すブロ
ック線図である。

【符号の説明】

１０　　　　コンピューターメモリシステム１４　　　
　バス

Claims (2)

【特許請求の範囲】
1. 【請求項１】プロセッサに接続可能であり、かつ該プロ
   セッサの特性に基づいてプログラム可能な動作特性を有
   するコンピューターメモリシステム。
2. 【請求項２】請求項１に記載のシステムにおいて、該シ
   ステムが、バスにより該プロセッサに接続可能であり、
   該バスに接続された主メモリと、該バスに接続されたキ
   ャッシュとを含み、該キャッシュが該プログラム可能な
   動作特性を有することを特徴とするシステム。