JPH04253238A - コンピューターメモリシステムおよびキャッシュ・オーバーフローに関わる性能の強化法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピューターメモリシ
ステムに関し、特にキャッシュのオーバーフローに関わ
る動作性能を強化する方法およびシステムに関する。

【０００２】

【従来の技術】コンピュータの性能はメモリの階層を使
用することによって強化できる。例えば、三段のメモリ
は低速、中速、および高速メモリで構成できる。低速メ
モリは廉価で多量のデータ格納のための磁気ディスクで
よい。中速メモリはコンピュータの主メモリとして使用
するＤＲＡＭで構成できる。高速メモリはプロセッサキ
ャッシュメモリとして使用できるＳＲＡＭが使用できる
。メモリの階層を利用するのは、最高速メモリ内でシス
テムプロセッサにより実行されるコード（命令）および
他のデータをグループ化するためである。そのような高
速メモリは通例、入手できる最も高価なメモリが使用さ
れるので、経済性を考慮して比較的小さい。ＤＲＡＭか
ら構成される主メモリは、ＳＲＡＭを用いたキャッシュ
メモリよりもより高密度かつより廉価であり、従ってキ
ャッシュメモリよりも著しく大きい。

【０００３】作動期間中、システムプロセッサが現に実
行中の変数に迅速にアクセスできるようにするため、命
令その他のデータはシステムメモリからキャッシュメモ
リに転送される。キャッシュにない追加的データが必要
とされるときは、そのデータをメモリから転送し、これ
でキャッシュ内の選択したデータを置換する。いずれの
データを置換するかを決定するにはいろいろのアルゴリ
ズムが使用される。

【０００４】定義により、高効率動作キャッシュのアー
キテクチャーは高い「ヒット（当たり）」率持つもので
ある。「ヒット」はキャッシュ内に要求されたデータが
あるときに起こる。ヒット率には多数の要因が影響する
。主な因子は実行されるコードの引合いの局所性である
。言い換えると、もしも当該コードがメモリ内で近接し
た物理的ロケーションにあると、メモリ内に広く当該コ
ードが分散しているときよりヒット率は高くなる。キャ
ッシュのヒット率に影響するもう一つの因子はそのメモ
リにアクセスするデバイスの数である。もしも唯一つの
バス主、例えばシステムプロセッサ、がメモリにアクセ
スするのであれば、ヒット率がかなり高くなるようにキ
ャッシュに格納されるデータを制御できる。しかしなが
ら、同一のキャッシュを通して当該メモリに一つ以上の
バス主がアクセスするときは、キャッシュはこれらバス
主からの要求の間を何度も往復することがありうる。 その結果ヒット率は大きく低下する。換言すると、キャ
ッシュは非差別的なものであって、システムプロセッサ
および他のバス主の要求がキャッシュに等しく影響する
。一つのオペレーションがキャッシュのデータ編成に著
しく影響を与えることがありうる。例えば、非ホストＣ
ＰＵバス主からのメモリアクセス要求に応答してキャッ
シュに入れられたデータはホストプロセッサが必要とす
るデータを上書きしてしまう。

【０００５】ヒット率に影響するもう一つの因子はコー
ドデータおよび非コードデータの両方がキャッシュ化さ
れるという事情に関係する。システムメモリ内のデータ
ブロックはキャッシュ内でいろいろの物理的ロケーショ
ンに転写（ｍａｐｐｉｎｎｇ）される。もしもシステム
メモリ内の各データブロックが単一のロケーションに転
写されるのであれば、キャッシュは直接転写キャッシュ
（ｄｉｒｅｃｔ　ｍａｐｐｅｄ　ｃａｃｈｅ）と言われ
る。これに対してセット関連転写キャッシュと呼ばれる
ものは各データブロックが複数のロケーションに転写さ
れるものである。例えば、もしも各データブロックが二
つのロケーションのいずれかに転写されるとき、これは
二通り−セット関連転写（ｔｗｏ−ｗａｙ　ｓｅｔ　ａ
ｓｓｏｃｉａｔｉｖｅ　ｍａｐｐｉｎｇ）と呼ばれてい
る。システムメモリブロックが利用できるロケーション
の数に関係なく、コードデータおよび非コードデータの
両方がキャッシュ化されるときはそれぞれの転写が重複
することになる。従って、コードデータおよび非コード
データの両方がキャッシュ化されるときは、メモリへの
アクセスに応答してデータが置換されるにともない著し
いスラッシング（ｔｈｒａｓｈｉｎｇ、データ処理の低
下）が起こりえる。

【０００６】キャッシュのヒットに関する問題点はキャ
ッシュ内のデータエレメントが有効かつ／または汚染し
ているか否かである。データエレメントは、これに対応
する新しいエレメントシステムメモリ内に全くない限り
、有効である。もしもキャッシュ内のデータエレメント
が多重データバイトを含むと、その有効性はバイトレベ
ルまで下げて拡張することができる。言い換えると、一
方でデータエレメントのある選択されたバイトが有効で
あり、他方で同一エレメント内の他のバイトが無効であ
ることが起こり得る。データエレメントは全体としてま
たは部分的に無効になり得る。これはもしもキャッシュ
内にそのデータエレメントがあるときに当該データバイ
トのすべてまたは一部がバス主からシステムメモリに書
き込まれるときに起こる。キャッシュ内のデータエレメ
ントは、もしもそれがシステムメモリ内の対応のエレメ
ントよりもより新しいと、汚染されている、と言う。 データエレメントはバス主がシステムメモリにではなく
キャッシュにエレメントを書き込みするときに汚染され
る。

【０００７】キャッシュ「オーバーフロー」とは、キャ
ッシュ内の汚染された、かつ有効なデータエレメントが
バス主により上書きされるときに生ずる状態である。汚
染された有効なデータエレメントは上書きされると失わ
れるので、システムメモリに最初に書き戻される。この
結果、先行技術のメモリシステムにおいてはキャッシュ
内のデータエレメントがまずシステムメモリに書き込ま
れるまで、当該キャッシュロケーションに書き込みを行
なおうとしているバス主が待機しなければならないこと
となる。

【０００８】

【発明が解決しようとする課題】従って本発明は新規か
つ改良された高性能コンピューターメモリシステムを与
えることを課題とする。

【０００９】本発明のもう一つの課題はメモリシステム
内のキャッシュ・オーバーフローに関わる性能を強化す
る方法を与えることである。

【００１０】本発明の別の課題はメモリシステム内のキ
ャッシュ・オーバーフローに関わる待機状態を短くする
方法を与えることである。

【００１１】本発明のさらに別の課題は当該キャッシュ
へのメモリアクセス要求を遅延させることなくメモリシ
ステム内のキャッシュオーバーフローを取り扱うことが
できる方法を与えることである。

【００１２】本発明のさらにべつの課題はキャッシュ内
のデータエレメントを部分的に効率よく上書きする方法
を与えることである。

【００１３】

【課題を解決するための手段】上記課題達成の一手段と
して、本発明はメモリシステム内のキャッシュ・オーバ
ーフローに関わる性能を強化する方法を与える。すなわ
ち第一データエレメントが転送されるべきキャッシュロ
ケーションのアドレスが与えられる。第二データエレメ
ントはキャッシュロケーションからラッチへ転送され、
該第一データエレメントはキャッシュへ転送される。

【００１４】上記課題達成のもう一つの手段として、本
発明は高性能コンピューターメモリシステムを与える。 すなわちこのシステムはシステムｍメモリ、バス、キャ
ッシュおよびラッチを含む。システムメモリはバス主が
アクセスできるデータエレメントを格納する。メモリ、
バス主およびキャッシュはそれぞれバスに接続される。 ラッチはキャッシュとバスとの間に接続され、当該キャ
ッシュからのオーバーフローデータを吸収する。

【００１５】

【実施例】図１はコンピューターメモリシステム１０の
ブロック線図を示す。メモリシステム１０はシステムメ
モリ１２を含む。メモリ１２は好ましい実施例では動的
ランダムアクセスメモリ（ＤＲＡＭ）チップからなる。 メモリ１２に格納されるデータは一般にコードデータ（
命令）と非コードデータとに分割することができる。 ここに使用する「データ」という用語は情報を指し、コ
ードデータ（命令）および非コードデータを含む。メモ
リ１２はバス１４でコンピューターシステム（図示して
なし）の他の部分に接続されている。メモリシステム１
０は二つ以上のバス主に使用できるように設計されてい
るが、単一のバス主に使うこともできる。特にメモリシ
ステム１０は他のバス主またはメモリシステム１０への
アクセスに関してホストプロセッサと競合する装置と組
み合わせたインテル社のホストプロセッサ３８６、３８
６ｓｘ、４８６等に使用することができるように設計さ
れている。メモリ１２へのアクセスはバス１４内に設け
られたＤＲＡＭ制御装置２２で制御される。

【００１６】システム１０はまたバス１４にそれぞれ接
続された内部キャッシュ１６、プレフェッチキャッシュ
１８、および書き込みバッファキャッシュ２０を含む。 好ましい実施例では内部キャッシュ１６は４Ｋバイトの
４通り−セット関連キャッシュで、プレフェッチキャッ
シュ１８は１２８バイトの直接転写キャッシュで、書き
込みバッファキャッシュ２０は１２８バイトの２通り−
セット関連キャッシュである。

【００１７】本キャッシュの特徴は使用されるホストプ
ロセッサの形式（３８６、３８６ｓｘ、４８６）に応じ
てこれらキャッシュの機能が変更できることである。し
かし、キャッシュのいくつかの特徴は変更できない。例
えば内部キャッシュ１６はホストプロセッサによるメモ
リアクセスに基づいてのみ選択できるデータを保持する
。言い換えると、内部キャッシュ１６はホストプロセッ
サ専用であり、他のバス主によるメモリアクセスによっ
て影響されない。任意のバス主が各キャッシュを読み取
りできることを認識されたい。従って内部キャッシュ１
６はその中にシステムプロセッサ以外の他のプロセッサ
によるメモリアクセスに基づくデータ書き込みは許さな
いが、他のバス主も、要求しているデータがその中にあ
る限りデータの読み取りはできる。各キャッシュはスヌ
ープ（記録内容を検分すること）でヒットした記録内容
を無効にするため、当該キャッシュで意図されていない
データ書き込みもすべて検分し、これによって動作の一
貫性を確保することを認識されたい。キャッシュ１６お
よびキャッシュ・オーバーフローに関するその動作は後
に図２、図３を参照して詳述する。

【００１８】キャッシュに関し不変な特徴の一つは、プ
レフェッチキャッシュ１８がＤＲＡＭ１２から取り寄せ
たコードデータのみを収容することである。さらに、プ
レフェッチキャッシュ１８はホストプロセッサのメモリ
アクセスに基づくコードのみを取り寄せる。動作上、シ
ステムプロセッサがプレフェッチキャシュ内に用意され
ていないコードデータを要求するときは、次のコード要
求を予期して次順の１２８バイトコードがプレフェッチ
キャッシュ１８内に予め取り寄せ（プレフェッチ）され
る。

【００１９】書き込みバッファキャッシュ２０はＤＲＡ
Ｍ１２内に書き込まれるデータのバッファのみを行なう
。このキャッシュは単に書き込みバッファを行なうのみ
ならず、上述したように任意のバス主による読み取りも
許すキャッシュである。しかしこのバッファはＤＲＡＭ
１２からのデータのキャッシュはしない。

【００２０】各キャッシュの機能が分離されていること
、およびプロセッサの形式に基づいてこれらの機能を選
択的に定義できることは本キャッシュの重要な特徴であ
る。この性能により、本システムはキャッシュを総和的
に使用するものよりも何倍も大きなキャッシュを使用す
るシステムの性能を達成し、またはこれをしのぐことが
できる。プロセッサの形式に基づいて選択的に機能を定
義する点に関していうと、４８６プロセッサを使用する
システムの場合、書き込みバッファキャッシュ２０はシ
ステム以外のすべてのバス主が行なうデータ書き込みの
バッファを行なう。３８６、３８６ｓｘシステムプロセ
ッサを使用するシステムの場合、内部キャッシュ１６は
コードデータのみを保持し、システムプロセッサのため
の読み取り専用キャッシュであり、書き込みバッファキ
ャッシュ２０はシステムプロセッサを含めた任意のバス
主によるデータ書き込みのバッファを行なう。これらキ
ャッシュの動作特性は、存在するホストプロセッサの形
式情報に基づいて、電力投入時の自己形成条件に従って
定義される。

【００２１】ＤＲＡＭ制御装置２２はＤＲＡＭ１２への
アクセスのための高速ページモードを支持する。高速ペ
ージモードはメモリページ内の行ラインをアクティブと
した後、列ラインを順次ストロボ作動させてデータをＤ
ＲＡＭの中にまたはＤＲＡＭの外に転送することにより
ＤＲＡＭへのアクセスを高速化する良く知られた方法で
ある。ＤＲＡＭ１２はコードデータか非コードデータの
いずれかを含むページに分割されている。ＤＲＡＭ１２
に関連されたレジスタはＤＲＡＭ１２内またはＤＲＡＭ
制御装置２２内に配置され、最も最近にアクセスされた
ページのページアドレスを保持する。実際、本システム
は本システムに接続されたプロセッサの形式に応じてコ
ードページまたは非コードページに指向するバイアスを
与える。例えばもしもシステムプロセッサが４８６であ
ると、もっとも最近にアクセスされたコードアドレスペ
ージのアドレスはレジスタ内に保持される。動作上、Ｄ
ＲＡＭ１２内のコードデータページおよび非コードデー
タページは共にランダムアクセスができる。もしもコー
ドページがある一サイクルでアクセスされ、次のサイク
ルで非コードページがアクセスされると、非コードペー
ジがアクセスされる間、コードページのアドレスはレジ
スタ内に保持される。非コードページがアクセスされた
直後、再びコードページを開くのにレジスタ内のそのア
ドレスが使用される。これと対照的に、もしもシステム
プロセッサが３８６または３８６ｓｘであると、最も最
近にアクセスされた非コードアドレスページのアドレス
がレジスタ内に保持される。オープンページバイアス、
高速ページモードアクセスおよび多重キャッシュを選択
的になしうるこの組み合わせがシステム性能を高める。

【００２２】書き込みバッファキャッシュ２０は２通り
−セット関連キャッシュである。メモリの非コードデー
タ領域は、リスト、ヒープ（ｈｅａｐ）、およびスタッ
ク（ｓｔａｃｋ）として知られる三つの領域に分割でき
る。メモリ内のデータブロックはリスト、ヒープ、およ
びスタックように準備され、それぞれ、各自の組織と目
的を有する。例えばスタックは一組のデータエレメント
で、その内の一エレメントのみが一度にアクセスできる
。リストデータは主として読み取り用であり、一般的に
書き込み用ではない。構造を有するプログラムではスタ
ックへの書き込みが高い頻度で起こり、次に頻度の高い
書き込みはヒープに対して起きる。ＤＲＡＭ内にヒープ
用のデータブロックとスタック用のデータブロックを適
切に指定し、かつこれらブロックを２通り−セット関連
キャッシュ内の対応セットに転写することにより、動作
効率を高めることができる。さらに非コードデータに対
するＤＲＡＭ内のオープンページバイアスは実効上、リ
ストデータに対するオープンページバイアスとなる。こ
のようにして動作特性がさらに高められる。

【００２３】図２および図３はバス１４に接続されたキ
ャッシュ１６の詳細を示す。前述したように好ましい実
施例ではキャッシュ１６は４通り−セット関連キャッシ
ュで、四個のメモリキャッシュセット４００、４０２、
４０４、および４０６を含む。理解の容易のためセット
４０８にのみ関係する構造について説明する。アドレス
情報はアドレスライン４１０上に与えられ、ラッチ４１
２内に保持される。データエレメントはデータライン４
１４上のセット４０８に転送し、またはこれから転送さ
れる。バス１４からキャッシュセット４０８中に転送さ
れたデータはデータライン４１６、マルチプレクサ４１
８、三状態装置４２０、およびデータライン４１４を流
れる。キャッシュセット４０８から転送されるデータは
データライン４１４、「係属」ラッチ４２２、データラ
イン４２４、および三状態装置４２６を流れる。データ
ライン４２４はまた別のマルチプレクサ４１８の入力端
に接続されている。係属ラッチ４２２の入力４２８は信
号ＷＬＲＤＥＮ／によって作動化されたときデータエレ
メントを受け入れる。係属ラッチ４２２内に格納された
エレメントは常にその出力端４３０において利用できる
。三状態装置４２０はデータがキャッシュセット４０８
から転送されるときはキャッシュセット４０８からバス
１４を孤立化し、、データがキャッシュセット４０８に
転送されるときはマルチプレクサ４１８の出力をキャッ
シュセット４０８に接続する。同様にして三状態装置４
２６はデータエレメントがバス１４上に転送されるべき
ときは係属ラッチ４２２の出力４３０をバス１４に接続
し、その他のときは係属ラッチ４２２からバス１４を孤
立させる。

【００２４】好ましい実施例ではキャッシュセット４０
８内のアドレス可能ロケーションに格納されるデータエ
レメントはダブル語（４バイト）である。従って、デー
タライン４１４、４２４、４１６はすべて、ダブル語全
体がパラレルに転送できるように３２データビットライ
ンを含んでいる。マルチプレクサ４１８に制御信号ＷＴ
Ｂ［３：０］、　ＢＰＳ　［３：０］　を与える制御ラ
インはバス１４または係属ラッチ４２２からデータバイ
トを選択するためデータライン４１６、４２４を選択す
る。

【００２５】本発明の一形態にはアクセスを試みている
バス主とキャッシュ１６との間に、バス１４とまたは並
列に、接続されたインターフェースバッファが含まれて
いる。バス主によって書き込まれるデータエレメントは
このインターフェースバッファを通過するが、もしもメ
モリシステムが直ちに書き込みを受容できないと一時的
に保持される。例えばこのインターフェースバッファは
データエレメントを保持することができ、キャッシュが
利用できるときこれをキャッシュに与える。これについ
ては後に詳述する。

【００２６】本発明はまたキャッシュ１６のオーバーフ
ローに関わる性能を強化するための方法を含む。キャッ
シュの「オーバーフロー」とは、キャッシュ内に「汚染
された」かつ「有効な」データエレメントを上書きする
状況を言う。キャッシュ１６内の多重バイトデータエレ
メントの各バイトはこれに関連したビットまたはフラッ
グを有する。このフラッグはキャッシュにデータエレメ
ントが最初に書き込まれるときは「有効」を設定するフ
ラッグである。ある動作条件の下ではエレメントの一ま
たはそれ以上のバイトを無効化する必要がある。例えば
、もしもバス主から直接にＤＲＡＭ１２に高速転送が行
なわれる（高速ページモード）と、各キャッシュはバス
１４を監視または「検分」する。もしもこのようにキャ
ッシュ１６内のこれらに対応するデータエレメントが更
新され、または他のキャッシュ若しくはＤＲＡＭ１２中
に書き込みがなされると、その有効フラッグが除去され
てその対応するデータエレメントのそれぞれのバイトが
「無効」に設定される。「汚染された」ビットとは、書
き込みのなされたキャッシュが未だメモリに書き込まれ
ていない情報を有していることを示すフラッグである。 すなわち、これは与えられたデータエレメントの最も最
新の更新値を表わすものである。この汚染ビットは一般
的にデータがバス主からキャッシュ中に書き込まれると
きに設定される。「汚染された」データはそのデータを
システムメモリに書き込むことにより「清浄化」される
。

【００２７】キャッシュ１６がデータエレメントで一杯
であり、バス主が１０にデータエレメントを書き込んで
いる場合を想定しよう。もしもデータエレメントがキャ
ッシュ化されるべきときは、そのデータエレメントが転
送されるべきキャッシュロケーションのアドレスはアド
レスバス４１０に与えられる。キャッシュ１６へいかな
るデータエレメントが転送がなされるときもその前に、
当該キャッシュロケーション内に現在存在しているデー
タエレメントが係属ラッチ、例えば係属ラッチ４２２に
転送される。バス主からの新規データエレメントが次い
でキャッシュ１６中に転送される。もしもこの転送され
たデータエレメントが４バイト未満であればダブル語全
体を構成するうえに欠けているバイトがタグヒット時に
係属ラッチ４２２から与えられ、欠損バイトはタグミス
時に単に無効の標識を付けられる。換言すると、新規デ
ータエレメントバイトおよび旧データエレメントの選択
されたバイトがマルチプレクサ４１８内で結合されてキ
ャッシュ１６に与えられる。

【００２８】上述したように、キャッシュ１６内の各デ
ータエレメントはそれに関連された有効かつ汚染された
フラッグを有する。キャッシュ１６内にデータエレメン
トを転送する際、それぞれの係属ラッチが解除されてい
るときは常に、旧データエレメントを上書きするだけな
ので新規データエレメントの転送には全く遅延が生じな
い。しかしながら、もしも旧データエレメントが汚染さ
れた有効なバイトを有するなら、次のデータエレメント
のキャッシュ１６中への転送を許す前に、旧データエレ
メントをシステムメモリであるＤＲＡＭ１２に転送し、
書き込まなければならない。好ましい実施例では係属ラ
ッチ４２２内の汚染された有効データエレメントはキャ
ッシュ１６へのメモリアクセス要求を遅延させることな
くＤＲＡＭ１２へ転送される。メモリアクセス要求を遅
延させることなく転送を行なうための方法はいろいろあ
る。好ましい実施例ではメモリシステムはクロックサイ
クルに同期されている。最も高速のデータ読み取りは２
サイクルかかる（キャッシュヒットがあった場合）。バ
スインタフェースに要求が到来すると、メモリアクセス
を開始するためアドレスバス４１０を介して予定のアド
レスビットがキャッシュに直接に送られる。これは最初
の期間に起こり、この期間はトランザクションバス１４
がアイドル状態になる。もしもキャッシュヒットがある
と、当該データエレメントは第二サイクルの間もトラン
ザクションバス１４上に置かれる。その後のサイクルに
バス１４が開かれる（不使用となる）と、係属ラッチ４
２２内のこのデータエレメントはこの最初の期間内にＤ
ＲＡＭ１２に転送される。開サイクル期間に係属ラッチ
４２２からＤＲＡＭ１２へ汚染された有効データエレメ
ントを転送することにより、バス主のメモリアクセス要
求は遅延されない。

【００２９】前に述べたインターフェースはまたバス主
からオーバーフローするデータを吸収するキャッシュ１
６の能力に寄与する。もっと特定すると、インターフェ
ースバッファはメモリシステム１０へのすべての書き込
みを受信する。もしも第二のデータエレメントがキャッ
シュ１６に提示される前に、係属ラッチ４２２内の汚染
された有効なデータエレメントのＤＲＡＭ１２への転送
に対してオープンサイクルが利用できないと、インター
フェースバッファはそのデータエレメントを保持し、バ
ス主はその旨の通知を受ける。係属ラッチ４２２が清浄
化される前に第三データエレメントが提示されると、待
機状態が喚起される。しかし、従来技術においては上書
きされたデータが最初にシステムメモリに書き戻される
間、待機状態がオーバーフローの度に喚起されていた、
という点を本発明は大きく改良している。

【００３０】本発明の詳細な設計は高度ハードウェア記
述言語であるＣＤＬで行なわれる。ＣＤＬはデジタル論
理システム用のハードウェアを曖昧さなしに定義するソ
フトウェアツールである。ＣＤＬリストは完全にシステ
ム１０の好ましい実施例を確定する。このリストはこれ
をコンパイルすると「Ｃ」ソースコードを与え、このソ
ースコードは次いでＣコンパイラでコンパイルされて標
準化されたＣオブジェクトファイルフォーマット（ＣＯ
ＦＦ）を与える。次いでこのＣオブジェクトファイルフ
ォーマットを論理合成プログラムに入力すると詳細な論
理構造体が得られる。この目的に使用される論理合成プ
ログラムはカルフォルニア州マウンテンビュー市のシノ
プシス社から販売されているＳＹＮＯＰＳＹＳである。

【００３１】図４は本発明のモジュール間の関係を示す
。

【００３２】

【図面の簡単な説明】

【図１】図１は高性能コンピューターメモリシステムの
ブロック線図である。

【図２】図２は本発明に基づくキャッシュの一部の線図
である

【図３】図３は図２に続く残りの線図である。

【図４】図４は本メモリシステムのモジュール間の関係
を示すブロック線図である。

【符号の説明】

１０　　コンピューターメモリシステム１４　　バス １６、１８、２０　　キャッシュ ４０２、４０４、４０６、４０８　　　　キャッシュセ
ット４２２　　係属ラッチ

Claims (2)

【特許請求の範囲】
1. 【請求項１】メモリシステムにおけるキャッシュ・オー
   バーフロー性能強化法であって、第一のデータエレメン
   トが転送されるべきキャッシュロケーションのアドレス
   を与えることと、該キャッシュロケーションからラッチ
   へ第二のデータエレメントを転送することと、該第一デ
   ータエレメントを該キャッシュに転送することとを含む
   キャッシュ・オーバーフロー性能強化法。
2. 【請求項２】バス主がアクセスできるデータエレメント
   を格納するシステムメモリと、該メモリを該バス主に接
   続するバスと、該バスに接続されたキャッシュと、該キ
   ャッシュと該バスとの間に接続され、該キャッシュから
   オーバーフローしたデータを吸収するするためのラッチ
   とを含む高性能コンピューターメモリシステム。