JPH04250663A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH04250663A JPH04250663A JP3025352A JP2535291A JPH04250663A JP H04250663 A JPH04250663 A JP H04250663A JP 3025352 A JP3025352 A JP 3025352A JP 2535291 A JP2535291 A JP 2535291A JP H04250663 A JPH04250663 A JP H04250663A
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- JP
- Japan
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- gate electrode
- transistor
- transistors
- parasitic
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＴＦＴ負荷型ＳＲＡＭ
と称されている半導体メモリ装置に関するものである。
と称されている半導体メモリ装置に関するものである。
【０００２】
【従来の技術】図７は、ＴＦＴ負荷型ＳＲＡＭのメモリ
セルの等価回路を示している。このメモリセルのフリッ
プフロップ１１は駆動用のＮＭＯＳトランジスタ１２、
１３とＴＦＴ（薄膜トランジスタ）である負荷用のＰＭ
ＯＳトランジスタ１４、１５とから成っており、このフ
リップフロップ１１と転送用のＮＭＯＳトランジスタ１
６、１７とでメモリセルが構成されている。
セルの等価回路を示している。このメモリセルのフリッ
プフロップ１１は駆動用のＮＭＯＳトランジスタ１２、
１３とＴＦＴ（薄膜トランジスタ）である負荷用のＰＭ
ＯＳトランジスタ１４、１５とから成っており、このフ
リップフロップ１１と転送用のＮＭＯＳトランジスタ１
６、１７とでメモリセルが構成されている。
【０００３】ＮＭＯＳトランジスタ１２、１３のソース
領域には接地線２１が接続されており、ＰＭＯＳトラン
ジスタ１４、１５のソース領域には電源線２２が接続さ
れている。
領域には接地線２１が接続されており、ＰＭＯＳトラン
ジスタ１４、１５のソース領域には電源線２２が接続さ
れている。
【０００４】また、ワード線２３がＮＭＯＳトランジス
タ１６、１７のゲート電極になっており、これらのＮＭ
ＯＳトランジスタ１６、１７の各々の一方のソース・ド
レイン領域に真補のビット線２４、２５が接続されてい
る。
タ１６、１７のゲート電極になっており、これらのＮＭ
ＯＳトランジスタ１６、１７の各々の一方のソース・ド
レイン領域に真補のビット線２４、２５が接続されてい
る。
【０００５】
【発明が解決しようとする課題】ところで、この様なＴ
ＦＴ負荷型ＳＲＡＭでは、メモリセルの例えば一方のノ
ード２６が高論理レベルで、他方のノード２７が低論理
レベルであるとすると、ＰＭＯＳトランジスタ１４とＮ
ＭＯＳトランジスタ１３とがオンになっており、ＰＭＯ
Ｓトランジスタ１５とＮＭＯＳトランジスタ１２とがオ
フになっている。
ＦＴ負荷型ＳＲＡＭでは、メモリセルの例えば一方のノ
ード２６が高論理レベルで、他方のノード２７が低論理
レベルであるとすると、ＰＭＯＳトランジスタ１４とＮ
ＭＯＳトランジスタ１３とがオンになっており、ＰＭＯ
Ｓトランジスタ１５とＮＭＯＳトランジスタ１２とがオ
フになっている。
【０００６】メモリセルを流れる電流（スタンバイ電流
）は、オフのトランジスタのリーク電流で決まる。従っ
て、上述の場合のリーク電流は、ＮＭＯＳトランジスタ
１２のリーク電流とＰＭＯＳトランジスタ１５のリーク
電流との和になる。しかし、バルクトランジスタである
ＮＭＯＳトランジスタ１２のリーク電流は実際には少な
いので、スタンバイ電流はＰＭＯＳトランジスタ１５を
流れるリーク電流に支配される。
）は、オフのトランジスタのリーク電流で決まる。従っ
て、上述の場合のリーク電流は、ＮＭＯＳトランジスタ
１２のリーク電流とＰＭＯＳトランジスタ１５のリーク
電流との和になる。しかし、バルクトランジスタである
ＮＭＯＳトランジスタ１２のリーク電流は実際には少な
いので、スタンバイ電流はＰＭＯＳトランジスタ１５を
流れるリーク電流に支配される。
【０００７】しかも、ＰＭＯＳトランジスタ１４、１５
は、ＮＭＯＳトランジスタ１２、１３等の上層に積み上
げられている。このため、図８に模式的に示す様に、Ｐ
ＭＯＳトランジスタ１４、１５の活性層３１にゲート電
極３２が対向しているが、このゲート電極３２とは反対
側の導電層が寄生ゲート電極３３になり得る。
は、ＮＭＯＳトランジスタ１２、１３等の上層に積み上
げられている。このため、図８に模式的に示す様に、Ｐ
ＭＯＳトランジスタ１４、１５の活性層３１にゲート電
極３２が対向しているが、このゲート電極３２とは反対
側の導電層が寄生ゲート電極３３になり得る。
【０００８】ＰＭＯＳトランジスタ１５がオフのときは
ゲート電極３２は電源電圧Ｖｃｃレベルになり、通常は
、この状態でソース領域３４とドレイン領域３５との間
に流れるリーク電流を問題にする。しかし、もし寄生ゲ
ート電極３３の電位が０Ｖであると、活性層３１と寄生
ゲート電極３３とで構成される寄生ＭＯＳトランジスタ
がオンになり、ソース領域３４とドレイン領域３５との
間に電流が流れる。
ゲート電極３２は電源電圧Ｖｃｃレベルになり、通常は
、この状態でソース領域３４とドレイン領域３５との間
に流れるリーク電流を問題にする。しかし、もし寄生ゲ
ート電極３３の電位が０Ｖであると、活性層３１と寄生
ゲート電極３３とで構成される寄生ＭＯＳトランジスタ
がオンになり、ソース領域３４とドレイン領域３５との
間に電流が流れる。
【０００９】図９はこの様子を示しており、ＰＭＯＳト
ランジスタ１４、１５では、寄生ゲート電極３３の電位
がマイナス側へ大きくなるに連れてリーク電流の多くな
ることが分る。従って、従来のＴＦＴ負荷型ＳＲＡＭで
は、ＰＭＯＳトランジスタ１４、１５の寄生ＭＯＳ効果
によるリーク電流が多く、スタンバイ電流が多いために
、消費電力を少なくすることが難しかった。
ランジスタ１４、１５では、寄生ゲート電極３３の電位
がマイナス側へ大きくなるに連れてリーク電流の多くな
ることが分る。従って、従来のＴＦＴ負荷型ＳＲＡＭで
は、ＰＭＯＳトランジスタ１４、１５の寄生ＭＯＳ効果
によるリーク電流が多く、スタンバイ電流が多いために
、消費電力を少なくすることが難しかった。
【００１０】
【課題を解決するための手段】本発明による半導体メモ
リ装置では、負荷用トランジスタ１４、１５の活性層６
２、６３のうちでこの負荷用トランジスタ１４、１５の
ゲート電極１４ａ、１５ａに対向する面とは反対の面側
に、この活性層６２、６３に対向するシールド電極７２
が設けられており、少なくともスタンバイ状態のときに
は、前記シールド電極７２の電位が、前記負荷用トラン
ジスタ１４、１５に寄生チャネルを形成しない電位にさ
れる。
リ装置では、負荷用トランジスタ１４、１５の活性層６
２、６３のうちでこの負荷用トランジスタ１４、１５の
ゲート電極１４ａ、１５ａに対向する面とは反対の面側
に、この活性層６２、６３に対向するシールド電極７２
が設けられており、少なくともスタンバイ状態のときに
は、前記シールド電極７２の電位が、前記負荷用トラン
ジスタ１４、１５に寄生チャネルを形成しない電位にさ
れる。
【００１１】
【作用】本発明による半導体メモリ装置では、少なくと
もスタンバイ状態のときには、負荷用トランジスタ１４
、１５に寄生チャネルが形成されるのがシールド電極７
２によって防止される。従って、負荷用トランジスタ１
４、１５の寄生ＭＯＳ効果によるリーク電流が抑制され
、スタンバイ電流が少ない。
もスタンバイ状態のときには、負荷用トランジスタ１４
、１５に寄生チャネルが形成されるのがシールド電極７
２によって防止される。従って、負荷用トランジスタ１
４、１５の寄生ＭＯＳ効果によるリーク電流が抑制され
、スタンバイ電流が少ない。
【００１２】
【実施例】以下、本発明の第１〜第３実施例を、図１〜
６を参照しながら説明する。
６を参照しながら説明する。
【００１３】図１〜図３が、第１実施例を示している。
この第１実施例では、Ｓｉ基板４１の活性領域中に、Ｎ
ＭＯＳトランジスタ１２、１３、１６、１７のソース・
ドレイン領域になっているＮ＋ 拡散層４２ａ〜４２ｇ
が形成されている。Ｓｉ基板４１上のＳｉＯ２ 膜４３
上には、ＮＭＯＳトランジスタ１２、１３のゲート電極
１２ａ、１３ａとワード線２３とが、第１層目のポリサ
イド層によって形成されている。
ＭＯＳトランジスタ１２、１３、１６、１７のソース・
ドレイン領域になっているＮ＋ 拡散層４２ａ〜４２ｇ
が形成されている。Ｓｉ基板４１上のＳｉＯ２ 膜４３
上には、ＮＭＯＳトランジスタ１２、１３のゲート電極
１２ａ、１３ａとワード線２３とが、第１層目のポリサ
イド層によって形成されている。
【００１４】ＳｉＯ２ 膜４３に形成されているコンタ
クト孔４４を介してゲート電極１２ａがＮ＋ 拡散層４
２ｄにコンタクトしており、ゲート電極１３ａがＮ＋
拡散層４２ｂ、４２ｆにコンタクトしている。
クト孔４４を介してゲート電極１２ａがＮ＋ 拡散層４
２ｄにコンタクトしており、ゲート電極１３ａがＮ＋
拡散層４２ｂ、４２ｆにコンタクトしている。
【００１５】ゲート電極１２ａ、１３ａ、ワード線２３
及びＳｉ基板４１の表面は層間絶縁膜４５に覆われてお
り、この層間絶縁膜４５上には、接地線２１と配線層４
６、４７とが、第２層目のポリサイド層によって形成さ
れている。
及びＳｉ基板４１の表面は層間絶縁膜４５に覆われてお
り、この層間絶縁膜４５上には、接地線２１と配線層４
６、４７とが、第２層目のポリサイド層によって形成さ
れている。
【００１６】接地線２１は、層間絶縁膜４５及びＳｉＯ
２ 膜４３に形成されているコンタクト孔５１等を介し
て、Ｎ＋ 拡散層４２ａ、４２ｃにコンタクトしている
。 また配線層４６、４７は、層間絶縁膜４５及びＳｉＯ２
膜４３に形成されているコンタクト孔５２、５３を介
して、Ｎ＋ 拡散層４２ｇ、４２ｅに夫々コンタクトし
ている。
２ 膜４３に形成されているコンタクト孔５１等を介し
て、Ｎ＋ 拡散層４２ａ、４２ｃにコンタクトしている
。 また配線層４６、４７は、層間絶縁膜４５及びＳｉＯ２
膜４３に形成されているコンタクト孔５２、５３を介
して、Ｎ＋ 拡散層４２ｇ、４２ｅに夫々コンタクトし
ている。
【００１７】接地線２１及び配線層４６、４７等は層間
絶縁膜５４に覆われており、この層間絶縁膜５４上には
、ＰＭＯＳトランジスタ１４、１５のゲート電極１４ａ
、１５ａと電源線２２の分路５５とが、第３層目の多結
晶Ｓｉ層によって形成されている。
絶縁膜５４に覆われており、この層間絶縁膜５４上には
、ＰＭＯＳトランジスタ１４、１５のゲート電極１４ａ
、１５ａと電源線２２の分路５５とが、第３層目の多結
晶Ｓｉ層によって形成されている。
【００１８】ゲート電極１４ａ、１５ａは、層間絶縁膜
５４、４５に形成されているコンタクト孔５６、５７を
介して、ＮＭＯＳトランジスタ１２、１３のゲート電極
１２ａ、１３ａに夫々コンタクトしている。
５４、４５に形成されているコンタクト孔５６、５７を
介して、ＮＭＯＳトランジスタ１２、１３のゲート電極
１２ａ、１３ａに夫々コンタクトしている。
【００１９】ゲート電極１４ａ、１５ａ及び分路５５等
はゲート絶縁膜６１に覆われており、このゲート絶縁膜
６１上には、電源線２２とこの電源線２２に連なってい
るＰＭＯＳトランジスタ１４、１５の活性層６２、６３
とが、第４層目の多結晶Ｓｉ層によって形成されている
。
はゲート絶縁膜６１に覆われており、このゲート絶縁膜
６１上には、電源線２２とこの電源線２２に連なってい
るＰＭＯＳトランジスタ１４、１５の活性層６２、６３
とが、第４層目の多結晶Ｓｉ層によって形成されている
。
【００２０】活性層６２、６３のうちのドレイン領域６
２ａ、６３ａは、ゲート絶縁膜６１に形成されているコ
ンタクト孔６４、６５を介して、ゲート電極１５ａ、１
４ａに夫々コンタクトしている。また電源線２２は、ゲ
ート絶縁膜６１に形成されているコンタクト孔６６、６
７を介して、分路５５にコンタクトしている。
２ａ、６３ａは、ゲート絶縁膜６１に形成されているコ
ンタクト孔６４、６５を介して、ゲート電極１５ａ、１
４ａに夫々コンタクトしている。また電源線２２は、ゲ
ート絶縁膜６１に形成されているコンタクト孔６６、６
７を介して、分路５５にコンタクトしている。
【００２１】電源線２２や活性層６２、６３等は層間絶
縁膜７１に覆われており、この層間絶縁膜７１上には、
シールド電極７２が、第５層目の多結晶Ｓｉ層によって
形成されている。このシールド電極７２の電位は、電源
電圧Ｖｃｃレベルに固定されている。
縁膜７１に覆われており、この層間絶縁膜７１上には、
シールド電極７２が、第５層目の多結晶Ｓｉ層によって
形成されている。このシールド電極７２の電位は、電源
電圧Ｖｃｃレベルに固定されている。
【００２２】シールド電極７２等は層間絶縁膜７３に覆
われており、ワード線２３の上層で配線層４６、４７に
達するコンタクト孔７４等が、層間絶縁膜７３、７１等
に形成されている。これらのコンタクト孔７４等は、タ
ングステン層７５等によって埋められている。
われており、ワード線２３の上層で配線層４６、４７に
達するコンタクト孔７４等が、層間絶縁膜７３、７１等
に形成されている。これらのコンタクト孔７４等は、タ
ングステン層７５等によって埋められている。
【００２３】層間絶縁膜７３上には、ビット線２４、２
５が、Ａｌ層によって形成されている。ビット線２４、
２５は、タングステン層７５等にコンタクトしており、
これらのタングステン層７５等と配線層４６、４７とを
介して、Ｎ＋ 拡散層４２ｇ、４２ｅに夫々コンタクト
している。
５が、Ａｌ層によって形成されている。ビット線２４、
２５は、タングステン層７５等にコンタクトしており、
これらのタングステン層７５等と配線層４６、４７とを
介して、Ｎ＋ 拡散層４２ｇ、４２ｅに夫々コンタクト
している。
【００２４】以上の様な第１実施例では、電位がＶｃｃ
レベルに固定されているシールド電極７２が活性層６２
、６３とビット線２４、２５との間に設けられているの
で、このシールド電極７２がビット線２４、２５の電界
をシールドする。従って、ビット線２４、２５がＰＭＯ
Ｓトランジスタ１４、１５の寄生ゲート電極として作用
するのが、シールド電極７２によって防止されている。
レベルに固定されているシールド電極７２が活性層６２
、６３とビット線２４、２５との間に設けられているの
で、このシールド電極７２がビット線２４、２５の電界
をシールドする。従って、ビット線２４、２５がＰＭＯ
Ｓトランジスタ１４、１５の寄生ゲート電極として作用
するのが、シールド電極７２によって防止されている。
【００２５】一方、活性層６２、６３と接地線２１との
間にはＰＭＯＳトランジスタ１４、１５自体のゲート電
極１４ａ、１５ａが設けられているので、接地線２１が
寄生ゲート電極として作用することもない。なお、この
第１実施例ではシールド電極７２の電位をＶｃｃレベル
に固定しているが、オフ状態にあるＰＭＯＳトランジス
タ１４、１５のシールド電極７２のみをＶｃｃレベルに
する様にしてもよい。
間にはＰＭＯＳトランジスタ１４、１５自体のゲート電
極１４ａ、１５ａが設けられているので、接地線２１が
寄生ゲート電極として作用することもない。なお、この
第１実施例ではシールド電極７２の電位をＶｃｃレベル
に固定しているが、オフ状態にあるＰＭＯＳトランジス
タ１４、１５のシールド電極７２のみをＶｃｃレベルに
する様にしてもよい。
【００２６】次に、第２実施例を説明する。この第２実
施例は、シールド電極７２が設けられていないが、メモ
リチップがスタンバイ状態のときにはビット線２４、２
５をＶｃｃレベルに固定することを除いて、図１〜３に
示した第１実施例と実質的に同様の構成を有している。
施例は、シールド電極７２が設けられていないが、メモ
リチップがスタンバイ状態のときにはビット線２４、２
５をＶｃｃレベルに固定することを除いて、図１〜３に
示した第１実施例と実質的に同様の構成を有している。
【００２７】この様な第２実施例では、少なくともスタ
ンバイ状態のときには、ビット線２４、２５がＰＭＯＳ
トランジスタ１４、１５の寄生ゲート電極として作用せ
ず、むしろビット線２４、２５自体がシールド電極とし
て作用する。この様にしたのは、低消費電力化は主にス
タンバイ状態のときを問題にしているからである。
ンバイ状態のときには、ビット線２４、２５がＰＭＯＳ
トランジスタ１４、１５の寄生ゲート電極として作用せ
ず、むしろビット線２４、２５自体がシールド電極とし
て作用する。この様にしたのは、低消費電力化は主にス
タンバイ状態のときを問題にしているからである。
【００２８】図４〜６は、第３実施例を示している。こ
の第３実施例は、ＰＭＯＳトランジスタ１４、１５のゲ
ート電極１４ａ、１５ａが第２層目の多結晶Ｓｉ層で形
成されており、電源線２２及びＰＭＯＳトランジスタ１
４、１５の活性層６２、６３が第３層目の多結晶Ｓｉ層
で形成されており、シールド電極７２が第４層目の多結
晶Ｓｉ層で形成されており、更に接地線２１及び配線層
４６、４７がタングステン層で形成されていることを除
いて、図１〜３に示した第１実施例と実質的に同様の構
成を有している。
の第３実施例は、ＰＭＯＳトランジスタ１４、１５のゲ
ート電極１４ａ、１５ａが第２層目の多結晶Ｓｉ層で形
成されており、電源線２２及びＰＭＯＳトランジスタ１
４、１５の活性層６２、６３が第３層目の多結晶Ｓｉ層
で形成されており、シールド電極７２が第４層目の多結
晶Ｓｉ層で形成されており、更に接地線２１及び配線層
４６、４７がタングステン層で形成されていることを除
いて、図１〜３に示した第１実施例と実質的に同様の構
成を有している。
【００２９】なお、この第３実施例では、第１実施例と
は逆に、ＮＭＯＳトランジスタ１２上にＰＭＯＳトラン
ジスタ１５が積み上げられており、ＮＭＯＳトランジス
タ１３上にＰＭＯＳトランジスタ１４が積み上げられて
いる。このため、ＰＭＯＳトランジスタ１４、１５のゲ
ート電極１４ａ、１５ａは、夫々コンタクト孔７５、７
６を介して、Ｎ＋ 拡散層４２ｄ、４２ｂにコンタクト
している。
は逆に、ＮＭＯＳトランジスタ１２上にＰＭＯＳトラン
ジスタ１５が積み上げられており、ＮＭＯＳトランジス
タ１３上にＰＭＯＳトランジスタ１４が積み上げられて
いる。このため、ＰＭＯＳトランジスタ１４、１５のゲ
ート電極１４ａ、１５ａは、夫々コンタクト孔７５、７
６を介して、Ｎ＋ 拡散層４２ｄ、４２ｂにコンタクト
している。
【００３０】以上の様な第３実施例では、接地線２１が
活性層６２、６３よりも上層に設けられており、活性層
６２、６３と接地線２１との間にゲート電極１４ａ、１
５ａが介在していない。しかし、活性層６２、６３と接
地線２１との間にはシールド電極７２が介在しているの
で、接地線２１がＰＭＯＳトランジスタ１４、１５の寄
生ゲート電極として作用するのが、シールド電極７２に
よって防止されている。
活性層６２、６３よりも上層に設けられており、活性層
６２、６３と接地線２１との間にゲート電極１４ａ、１
５ａが介在していない。しかし、活性層６２、６３と接
地線２１との間にはシールド電極７２が介在しているの
で、接地線２１がＰＭＯＳトランジスタ１４、１５の寄
生ゲート電極として作用するのが、シールド電極７２に
よって防止されている。
【００３１】なお、ビット線２４、２５が接地電位にな
るのはメモリセルへデータを書き込む場合のみであるが
、接地線２１は常に接地電位になっている。従って、上
述の第１実施例よりもこの第３実施例の方が、シールド
電極７２を設けた効果が大きい。
るのはメモリセルへデータを書き込む場合のみであるが
、接地線２１は常に接地電位になっている。従って、上
述の第１実施例よりもこの第３実施例の方が、シールド
電極７２を設けた効果が大きい。
【００３２】
【発明の効果】本発明による半導体メモリ装置では、負
荷用トランジスタの寄生ＭＯＳ効果によるリーク電流が
抑制され、スタンバイ電流が少ないので、消費電力が少
ない。
荷用トランジスタの寄生ＭＯＳ効果によるリーク電流が
抑制され、スタンバイ電流が少ないので、消費電力が少
ない。
【図１】本発明の第１実施例のメモリセルを示しており
、図２のＩ−Ｉ線に沿う側断面図である。
、図２のＩ−Ｉ線に沿う側断面図である。
【図２】第１実施例のメモリセルの平面図である。
【図３】第１実施例のメモリセルの回路図である。
【図４】本発明の第３実施例のメモリセルを示しており
、図５のＩＶ−ＩＶ線に沿う側断面図である。
、図５のＩＶ−ＩＶ線に沿う側断面図である。
【図５】第３実施例のメモリセルの平面図である。
【図６】第３実施例のメモリセルの回路図である。
【図７】本発明を適用し得るＴＦＴ負荷型ＳＲＡＭのメ
モリセルの等価回路図である。
モリセルの等価回路図である。
【図８】寄生ＭＯＳ効果を説明するためのＴＦＴの模式
的な側面図である。
的な側面図である。
【図９】寄生ＭＯＳ効果を説明するためのゲート電圧−
ドレイン電流特性のグラフである。
ドレイン電流特性のグラフである。
１４ ＰＭＯＳトランジスタ
１４ａ ゲート電極
１５ ＰＭＯＳトランジスタ
１５ａ ゲート電極
６２ 活性層
６３ 活性層
７２ シールド電極
Claims (1)
- 【請求項１】第１導電型チャネルの一対の駆動用トラン
ジスタと第２導電型チャネルの一対の負荷用トランジス
タとで形成されたフリップフロップを用いてメモリセル
が構成されており、前記負荷用トランジスタの活性層が
半導体薄膜によって形成されている半導体メモリ装置に
おいて、前記活性層のうちで前記負荷用トランジスタの
ゲート電極に対向する面とは反対の面側に、この活性層
に対向するシールド電極が設けられており、少なくとも
スタンバイ状態のときには、前記シールド電極の電位が
、前記負荷用トランジスタに寄生チャネルを形成しない
電位にされる半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3025352A JPH04250663A (ja) | 1991-01-25 | 1991-01-25 | 半導体メモリ装置 |
| EP19920100944 EP0496360A3 (en) | 1991-01-25 | 1992-01-21 | Semiconductor memory cell |
| KR1019920000823A KR920015367A (ko) | 1991-01-25 | 1992-01-22 | 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3025352A JPH04250663A (ja) | 1991-01-25 | 1991-01-25 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04250663A true JPH04250663A (ja) | 1992-09-07 |
Family
ID=12163472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3025352A Pending JPH04250663A (ja) | 1991-01-25 | 1991-01-25 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0496360A3 (ja) |
| JP (1) | JPH04250663A (ja) |
| KR (1) | KR920015367A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19622431A1 (de) * | 1995-12-07 | 1997-06-12 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung und Verfahren zum Herstellen derselben |
| US6380594B1 (en) | 1999-10-19 | 2002-04-30 | Nec Corporation | Semiconductor device |
| JP2006344668A (ja) * | 2005-06-07 | 2006-12-21 | Seiko Epson Corp | 半導体装置 |
| JP2006344736A (ja) * | 2005-06-08 | 2006-12-21 | Seiko Epson Corp | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169472A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | 半導体集積回路装置 |
| EP0510370B1 (en) * | 1991-03-27 | 1999-08-25 | Fujitsu Limited | Semiconductor memory device having thin film transistor and method of producing the same |
-
1991
- 1991-01-25 JP JP3025352A patent/JPH04250663A/ja active Pending
-
1992
- 1992-01-21 EP EP19920100944 patent/EP0496360A3/en not_active Withdrawn
- 1992-01-22 KR KR1019920000823A patent/KR920015367A/ko not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19622431A1 (de) * | 1995-12-07 | 1997-06-12 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung und Verfahren zum Herstellen derselben |
| US6380594B1 (en) | 1999-10-19 | 2002-04-30 | Nec Corporation | Semiconductor device |
| JP2006344668A (ja) * | 2005-06-07 | 2006-12-21 | Seiko Epson Corp | 半導体装置 |
| US7626225B2 (en) | 2005-06-07 | 2009-12-01 | Seiko Epson Corporation | Semiconductor device including nonvolatile memory having a floating gate electrode |
| JP2006344736A (ja) * | 2005-06-08 | 2006-12-21 | Seiko Epson Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0496360A3 (en) | 1993-12-15 |
| KR920015367A (ko) | 1992-08-26 |
| EP0496360A2 (en) | 1992-07-29 |
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