JPH0770624B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0770624B2 JPH0770624B2 JP2164556A JP16455690A JPH0770624B2 JP H0770624 B2 JPH0770624 B2 JP H0770624B2 JP 2164556 A JP2164556 A JP 2164556A JP 16455690 A JP16455690 A JP 16455690A JP H0770624 B2 JPH0770624 B2 JP H0770624B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- thin film
- gate electrode
- current path
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
- H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えばスタティック型メモリ（SRAM）セル
の負荷素子等に適用される半導体集積回路に関する。
の負荷素子等に適用される半導体集積回路に関する。
（従来の技術） スタティック型メモリ（SRAM）セルの高密度化を可能と
するため、シリコン基板に薄膜を積層して構成した薄膜
トランジスタ（Thin film Transistor;TFT）を用いたSR
AMセルの研究が進められている。これまでに研究されて
いるTFTを使用したSRAMセルとしては、従来の高抵抗ポ
リシリコン負荷型SRAMセルの高抵抗ポリシリコンをTFT
に置き換えたセル構造に関するものであった。
するため、シリコン基板に薄膜を積層して構成した薄膜
トランジスタ（Thin film Transistor;TFT）を用いたSR
AMセルの研究が進められている。これまでに研究されて
いるTFTを使用したSRAMセルとしては、従来の高抵抗ポ
リシリコン負荷型SRAMセルの高抵抗ポリシリコンをTFT
に置き換えたセル構造に関するものであった。
第７図は、従来のＰチャネルTFT素子を負荷としたSRAM
セルの等価回路を示すものである。
セルの等価回路を示すものである。
第７図において、トランスファーゲートQ1、Q2の各一端
はビット線BL、▲▼に接続され、各他端は記憶ノー
ドＡ、Ｂに接続されている。トランスファーゲートQ1、
Q2の各ゲートはワード線WLに接続されている。前記記憶
ノードＡにはＮチャネルのMOSトランジスタQ3、Ｐチャ
ネルのTFTQ4の各ドレインがそれぞれ接続されている。
両トランジスタQ3、Q4のゲートは前記記憶ノードＢに接
続され、トランジスタQ3のソースは接地電位Vssに接続
され、トランジスタQ4のソースは電源電位Vccに接続さ
れている。同様に、他方の記憶ノードＢにはＮチャネル
MOSトランジスタQ5およびＰチャネルTFTQ6のドレインが
それぞれ接続され、両トランジスタQ5、Q6のゲートは前
記記憶ノードＡに接続されている。トランジスタQ5のソ
ースは接地電位Vssに接続され、トランジスタQ6のソー
スは電源電位Vccに接続されている。
はビット線BL、▲▼に接続され、各他端は記憶ノー
ドＡ、Ｂに接続されている。トランスファーゲートQ1、
Q2の各ゲートはワード線WLに接続されている。前記記憶
ノードＡにはＮチャネルのMOSトランジスタQ3、Ｐチャ
ネルのTFTQ4の各ドレインがそれぞれ接続されている。
両トランジスタQ3、Q4のゲートは前記記憶ノードＢに接
続され、トランジスタQ3のソースは接地電位Vssに接続
され、トランジスタQ4のソースは電源電位Vccに接続さ
れている。同様に、他方の記憶ノードＢにはＮチャネル
MOSトランジスタQ5およびＰチャネルTFTQ6のドレインが
それぞれ接続され、両トランジスタQ5、Q6のゲートは前
記記憶ノードＡに接続されている。トランジスタQ5のソ
ースは接地電位Vssに接続され、トランジスタQ6のソー
スは電源電位Vccに接続されている。
上記SRAMセルにおいて、トランジスタQ3、Q4およびQ5、
Q6はそれぞれ相補型CMOSインバータを構成し、TFFQ4、Q
6はこれらの負荷として作用している。
Q6はそれぞれ相補型CMOSインバータを構成し、TFFQ4、Q
6はこれらの負荷として作用している。
第８図は、上記SRAMセルのレイアウトを示すものであ
り、第９図は第８図に示す９−９線に沿った断面図であ
る。
り、第９図は第８図に示す９−９線に沿った断面図であ
る。
両図において、11はＰ型の半導体基板、12はフィールド
絶縁膜、13はＮチャネルMOSトランジスタのソースもし
くはドレイン領域となるN+拡散領域、14はＮチャネルMO
Sトランジスタのゲート電極となる第１層目のポリシリ
コン層、15はＰチャネルTFTのゲート電極となる第２層
目のポリシリコン層、16はＰチャネルTFTのチャネル領
域およびソース、ドレイン領域となる第３層目のポリシ
リコン層、17はこの第３層目のポリシリコン層16に形成
され、不純物が実質的に導入されず、高抵抗状態のまま
にされたTFTのチャネル領域である。ここで、ワード線W
Lおよびアース配線はそれぞれ上記第１層目のポリシリ
コン層を用いて構成され、電源電位Vccを伝達するため
の配線は上記第３層目のポリシリコン層を用いて構成さ
れている。ビット線BLとしての金属配線18はN+拡散領域
13に接続されている。
絶縁膜、13はＮチャネルMOSトランジスタのソースもし
くはドレイン領域となるN+拡散領域、14はＮチャネルMO
Sトランジスタのゲート電極となる第１層目のポリシリ
コン層、15はＰチャネルTFTのゲート電極となる第２層
目のポリシリコン層、16はＰチャネルTFTのチャネル領
域およびソース、ドレイン領域となる第３層目のポリシ
リコン層、17はこの第３層目のポリシリコン層16に形成
され、不純物が実質的に導入されず、高抵抗状態のまま
にされたTFTのチャネル領域である。ここで、ワード線W
Lおよびアース配線はそれぞれ上記第１層目のポリシリ
コン層を用いて構成され、電源電位Vccを伝達するため
の配線は上記第３層目のポリシリコン層を用いて構成さ
れている。ビット線BLとしての金属配線18はN+拡散領域
13に接続されている。
なお、第８図ではN+拡散領域を省略している。
第９図に示すごとく、TFT素子は、ゲート電極層15が下
層に配置され、その上にTFT薄膜層16が配置されてい
る。このTFT薄膜層16のうちゲート電極層15に対応する
部分にチャネル領域17が設けられている。このTFT素子
は通常のシリコンによって構成されたFETと比べて、ゲ
ート電極およびソース、ドレイン領域の上下関係が逆と
なっている。したがって、セルフアライン構造ではな
い。
層に配置され、その上にTFT薄膜層16が配置されてい
る。このTFT薄膜層16のうちゲート電極層15に対応する
部分にチャネル領域17が設けられている。このTFT素子
は通常のシリコンによって構成されたFETと比べて、ゲ
ート電極およびソース、ドレイン領域の上下関係が逆と
なっている。したがって、セルフアライン構造ではな
い。
（発明が解決しようとする課題） ところで、TFTは薄膜ポリシリコン層であるため、層の
厚さが数百Å程度と薄い。このため、この層の上にコン
タクトホールを開口した場合、ポリシリコン層もエッチ
ングされ、完全に取除かれてしまう虞があるためであ
る。
厚さが数百Å程度と薄い。このため、この層の上にコン
タクトホールを開口した場合、ポリシリコン層もエッチ
ングされ、完全に取除かれてしまう虞があるためであ
る。
また、TFTを構成する薄膜ポリシリコン層の上層には、
通常ビット線BLとしての金属配線18が設けられる。この
金属配線18とTFT薄膜層16の間は、通常数千Åの比較的
厚い層間絶縁膜によって分離されている。しかし、構造
的には、上層の金属配線18がTFTのゲート電極となり、
寄生トランジスタを構成する。ビット線の電位は、読出
し状態、書込み状態で変化するため、Ｐチャネル型のTF
Tをオンあるいはオフ状態を変化させる寄生作用を及ぼ
すこととなる。特に、書込み時には、一対のビット線の
一方の電位が低レベルとなるため、ＰチャネルTFTをオ
ンさせる作用が働き、メモリセルの静止時電流を増大さ
せる要因となる。金属配線18による寄生TFTはゲート膜
厚が比較的厚いため、オン電流としては微小であるが、
SRAMの静止時、極低レベルの漏れ電流特性に与える影響
は大きい。
通常ビット線BLとしての金属配線18が設けられる。この
金属配線18とTFT薄膜層16の間は、通常数千Åの比較的
厚い層間絶縁膜によって分離されている。しかし、構造
的には、上層の金属配線18がTFTのゲート電極となり、
寄生トランジスタを構成する。ビット線の電位は、読出
し状態、書込み状態で変化するため、Ｐチャネル型のTF
Tをオンあるいはオフ状態を変化させる寄生作用を及ぼ
すこととなる。特に、書込み時には、一対のビット線の
一方の電位が低レベルとなるため、ＰチャネルTFTをオ
ンさせる作用が働き、メモリセルの静止時電流を増大さ
せる要因となる。金属配線18による寄生TFTはゲート膜
厚が比較的厚いため、オン電流としては微小であるが、
SRAMの静止時、極低レベルの漏れ電流特性に与える影響
は大きい。
また、将来、TFT素子を多段に積重ねた積層構造（三次
元構造）を考えた場合、必然的にTFT素子の寄生ゲート
電極が上層、下層のいずれかに形成されることとなり、
この寄生効果は、さらに深刻な問題となることが予想さ
れる。
元構造）を考えた場合、必然的にTFT素子の寄生ゲート
電極が上層、下層のいずれかに形成されることとなり、
この寄生効果は、さらに深刻な問題となることが予想さ
れる。
この発明は、上記従来のTFT素子の寄生動作に関わる課
題を解決するものであり、その目的とするところは、TF
T素子の上層または下層に形成される配線等によるTFT素
子の寄生動作を除去することが可能な半導体集積回路を
提供しようとするものである。
題を解決するものであり、その目的とするところは、TF
T素子の上層または下層に形成される配線等によるTFT素
子の寄生動作を除去することが可能な半導体集積回路を
提供しようとするものである。
［発明の構成］ （課題を解決するための手段） 上記課題を解決するため、請求項１に係る発明では、半
導体基板の上層に設けられ、第１のゲート電極を構成す
る第１の薄膜、チャネル領域を含む第２の薄膜を積層し
た薄膜トランジスタと、前記第２の薄膜の第１の薄膜と
反対側に設けられ、第２のゲート電極を構成する第３の
薄膜と、前記第３の薄膜の前記第２の薄膜と反対側に設
けられ、信号が供給される配線層とを具備し、前記第２
のゲート電極には前記薄膜トランジスタをオフする電位
が供給されている。
導体基板の上層に設けられ、第１のゲート電極を構成す
る第１の薄膜、チャネル領域を含む第２の薄膜を積層し
た薄膜トランジスタと、前記第２の薄膜の第１の薄膜と
反対側に設けられ、第２のゲート電極を構成する第３の
薄膜と、前記第３の薄膜の前記第２の薄膜と反対側に設
けられ、信号が供給される配線層とを具備し、前記第２
のゲート電極には前記薄膜トランジスタをオフする電位
が供給されている。
この場合、前記薄膜層はポリシリコンによって構成され
ている。
ている。
また、前記薄膜層はアモルファスシリコンによって構成
してもよい。
してもよい。
さらに、前記薄膜層は単結晶シリコンによって構成して
もよい。
もよい。
また、請求項５に係る発明は、電流通路の各一端が各ビ
ット線に接続され、各ゲート電極がワード線に接続され
た第１導電型の第１、第２のトランジスタと、電流通路
の一端が前記第１のトランジスタの電流通路の他端に接
続され、電流通路の他端が第１の電源に接続され、ゲー
ト電極が前記第２のトランジスタの電流通路の他端に接
続された第１導電型の第３のトランジスタと、電流通路
の一端が前記第２のトランジスタの電流通路の他端に接
続され、電流通路の他端が前記第１の電源に接続され、
ゲート電極が前記第１のトランジスタの電流通路の他端
に接続された第１導電型の第４のトランジスタと、第
１、第２のゲート電極、及びこれら第１、第２のゲート
電極の相互間に位置した電流通路を有し、前記第２のゲ
ート電極は電流通路と前記ビット線の相互間に位置し、
前記電流通路の一端が前記第３のトランジスタの電流通
路の一端に接続され、電流通路の他端が第２の電源に接
続された第２導電型の第１の薄膜トランジスタと、第
１、第２のゲート電極、及びこれら第１、第２のゲート
電極の相互間に位置した電流通路を有し、前記第２のゲ
ート電極は電流通路と前記ビット線の相互間に位置し、
前記電流通路の一端が前記第４のトランジスタの電流通
路の一端に接続され、電流通路の他端が第２の電源に接
続された第２導電型の第２の薄膜トランジスタとを具備
し、前記第１の薄膜トランジスタの第１、第２のゲート
電極は前記第３のトランジスタのゲート電極に接続さ
れ、前記第２の薄膜トランジスタの第１、第２のゲート
電極は前記第４のトランジスタのゲート電極に接続され
る。
ット線に接続され、各ゲート電極がワード線に接続され
た第１導電型の第１、第２のトランジスタと、電流通路
の一端が前記第１のトランジスタの電流通路の他端に接
続され、電流通路の他端が第１の電源に接続され、ゲー
ト電極が前記第２のトランジスタの電流通路の他端に接
続された第１導電型の第３のトランジスタと、電流通路
の一端が前記第２のトランジスタの電流通路の他端に接
続され、電流通路の他端が前記第１の電源に接続され、
ゲート電極が前記第１のトランジスタの電流通路の他端
に接続された第１導電型の第４のトランジスタと、第
１、第２のゲート電極、及びこれら第１、第２のゲート
電極の相互間に位置した電流通路を有し、前記第２のゲ
ート電極は電流通路と前記ビット線の相互間に位置し、
前記電流通路の一端が前記第３のトランジスタの電流通
路の一端に接続され、電流通路の他端が第２の電源に接
続された第２導電型の第１の薄膜トランジスタと、第
１、第２のゲート電極、及びこれら第１、第２のゲート
電極の相互間に位置した電流通路を有し、前記第２のゲ
ート電極は電流通路と前記ビット線の相互間に位置し、
前記電流通路の一端が前記第４のトランジスタの電流通
路の一端に接続され、電流通路の他端が第２の電源に接
続された第２導電型の第２の薄膜トランジスタとを具備
し、前記第１の薄膜トランジスタの第１、第２のゲート
電極は前記第３のトランジスタのゲート電極に接続さ
れ、前記第２の薄膜トランジスタの第１、第２のゲート
電極は前記第４のトランジスタのゲート電極に接続され
る。
さらに、上記第１、第２の薄膜トランジスタの各第２の
ゲート電極を第２の電源に接続してもよい。
ゲート電極を第２の電源に接続してもよい。
（作 用） すなわち、請求項１に係る発明において、薄膜トランジ
スタの第２のゲート電極は、薄膜トランジスタのチャネ
ル領域と信号が供給される配線層の相互間に設けられ、
さらに薄膜トランジスタをオフ状態とする電位が供給さ
れている。したがって、第２のゲート電極は、薄膜トラ
ンジスタと配線層とをシールドしているため、配線層に
供給される信号による薄膜トランジスタの寄生動作を防
止できる。
スタの第２のゲート電極は、薄膜トランジスタのチャネ
ル領域と信号が供給される配線層の相互間に設けられ、
さらに薄膜トランジスタをオフ状態とする電位が供給さ
れている。したがって、第２のゲート電極は、薄膜トラ
ンジスタと配線層とをシールドしているため、配線層に
供給される信号による薄膜トランジスタの寄生動作を防
止できる。
また、請求項５に係る発明において、第１乃至第４のト
ランジスタはスタティックRAMのセルトランジスタを構
成し、第１、第２の薄膜トランジスタはスタティックRA
Mの負荷を構成している。第１、第２の薄膜トランジス
タの各第１、第２のゲート電極は同一電位に設定されて
いる。したがって、第１、第２の薄膜トランジスタは各
ビット線の電界からシールドされているため、各ビット
線に供給される信号による第１、第２の薄膜トランジス
タの寄生動作を防止できる。
ランジスタはスタティックRAMのセルトランジスタを構
成し、第１、第２の薄膜トランジスタはスタティックRA
Mの負荷を構成している。第１、第２の薄膜トランジス
タの各第１、第２のゲート電極は同一電位に設定されて
いる。したがって、第１、第２の薄膜トランジスタは各
ビット線の電界からシールドされているため、各ビット
線に供給される信号による第１、第２の薄膜トランジス
タの寄生動作を防止できる。
しかも、このような構成とした場合、第１、第２の薄膜
トランジスタがオン状態とされた場合におけるコンダク
タンスを大きくすることができるとともに、オン状態と
された場合の遮断電流を極小とすることができるため、
スタティックRAMの特性を向上できる。
トランジスタがオン状態とされた場合におけるコンダク
タンスを大きくすることができるとともに、オン状態と
された場合の遮断電流を極小とすることができるため、
スタティックRAMの特性を向上できる。
（実施例） 以下、この発明の一実施例について図面を参照して説明
する。第１図は、この発明の等価回路を示すものであ
る。
する。第１図は、この発明の等価回路を示すものであ
る。
第１図において、トランスファーゲートQ1、Q2の各一端
はビット線BL、▲▼に接続され、各他端は記憶ノー
ドＡ、Ｂに接続されている。トランスファーゲートQ1、
Q2の各ゲートはワード線WLに接続されている。前記記憶
ノードＡにはＮチャネルのMOSトランジスタQ3、および
ＰチャネルのTFTQ4の各ドレインがそれぞれ接続され、
記憶ノードＢにはＮチャネルMOSトランジスタQ5および
ＰチャネルTFTQ6のドレインがそれぞれ接続されてい
る。前記トランジスタQ3のゲートは記憶ノードＢに接続
され、トランジスタQ3のソースは接地電位Vssに接続さ
れている。前記トランジスタQ5のゲートは前記記憶ノー
ドＡに接続され、ソースは接地電位Vssに接続されてい
る。
はビット線BL、▲▼に接続され、各他端は記憶ノー
ドＡ、Ｂに接続されている。トランスファーゲートQ1、
Q2の各ゲートはワード線WLに接続されている。前記記憶
ノードＡにはＮチャネルのMOSトランジスタQ3、および
ＰチャネルのTFTQ4の各ドレインがそれぞれ接続され、
記憶ノードＢにはＮチャネルMOSトランジスタQ5および
ＰチャネルTFTQ6のドレインがそれぞれ接続されてい
る。前記トランジスタQ3のゲートは記憶ノードＢに接続
され、トランジスタQ3のソースは接地電位Vssに接続さ
れている。前記トランジスタQ5のゲートは前記記憶ノー
ドＡに接続され、ソースは接地電位Vssに接続されてい
る。
前記TFTQ4、Q6のソースはそれぞれ電源電位Vccに接続さ
れている。これらTFTQ4、Q6には、チャネル領域CHの両
側にそれぞれ第１、第２のゲート電極G1、G2が設けられ
ている。TFTQ4の両ゲート電極G1、G2は前記トランジス
タQ3のゲート電極および記憶ノードＢに接続され、TFTQ
6の両ゲート電極G1、G2は前記トランジスタQ5のゲート
電極および記憶ノードＡに接続されている。すなわち、
TFTQ4の両ゲート電極G1、G2には記憶ノードＢの電位が
供給され、TFTQ6の両ゲート電極G1、G2には記憶ノード
Ａの電位が供給されている。
れている。これらTFTQ4、Q6には、チャネル領域CHの両
側にそれぞれ第１、第２のゲート電極G1、G2が設けられ
ている。TFTQ4の両ゲート電極G1、G2は前記トランジス
タQ3のゲート電極および記憶ノードＢに接続され、TFTQ
6の両ゲート電極G1、G2は前記トランジスタQ5のゲート
電極および記憶ノードＡに接続されている。すなわち、
TFTQ4の両ゲート電極G1、G2には記憶ノードＢの電位が
供給され、TFTQ6の両ゲート電極G1、G2には記憶ノード
Ａの電位が供給されている。
第２図は上記SRAMのパターン平面図を示すものであり、
第３図は第２図に示す３−３線に沿った断面図である。
第３図は第２図に示す３−３線に沿った断面図である。
両図において、11はＰ型の半導体領域、12はフィールド
絶縁膜、13はＮチャネルMOSトランジスタのソースもし
くはドレイン領域となるN+拡散領域、14はＮチャネルMO
Sトランジスタのゲート電極となる第１層目のポリシリ
コン層、15はＰチャネルTFTの第１のゲート電極G1とな
る第２層目のポリシリコン層、16はＰチャネルTFTのチ
ャネル領域およびソース、ドレイン領域となる第３層目
のポリシリコン層、17はこの第３層目のポリシリコン層
16に形成され、不純物が実質的に導入されず、高抵抗状
態のままにされたTFTのチャネル領域である。19はＰチ
ャネルTFTの第２のゲート電極G2となる第４層目のポリ
シリコン層であり、この第２のゲート電極G2は第１のゲ
ート電極G1と同電位とされる。20、21はそれぞれゲート
酸化膜であり、これらゲート酸化膜20、21はそれぞれTF
T層に電界効果が及ぶ厚みに設定されている。
絶縁膜、13はＮチャネルMOSトランジスタのソースもし
くはドレイン領域となるN+拡散領域、14はＮチャネルMO
Sトランジスタのゲート電極となる第１層目のポリシリ
コン層、15はＰチャネルTFTの第１のゲート電極G1とな
る第２層目のポリシリコン層、16はＰチャネルTFTのチ
ャネル領域およびソース、ドレイン領域となる第３層目
のポリシリコン層、17はこの第３層目のポリシリコン層
16に形成され、不純物が実質的に導入されず、高抵抗状
態のままにされたTFTのチャネル領域である。19はＰチ
ャネルTFTの第２のゲート電極G2となる第４層目のポリ
シリコン層であり、この第２のゲート電極G2は第１のゲ
ート電極G1と同電位とされる。20、21はそれぞれゲート
酸化膜であり、これらゲート酸化膜20、21はそれぞれTF
T層に電界効果が及ぶ厚みに設定されている。
ここで、ワード線WLおよびアース配線はそれぞれ上記第
１層目のポリシリコン層を用いて構成され、電源電位Vc
cを伝達するための配線は上記第３層目のポリシリコン
層を用いて構成されている。ビット線BLとしての金属配
線18はN+拡散領域13に接続されている。
１層目のポリシリコン層を用いて構成され、電源電位Vc
cを伝達するための配線は上記第３層目のポリシリコン
層を用いて構成されている。ビット線BLとしての金属配
線18はN+拡散領域13に接続されている。
なお、第２図にはN+拡散領域13、ゲート酸化膜20、21は
示していない。
示していない。
上記構成によれば、TFTQ4、Q6をそれぞれ第１、第２の
ゲートG1、G2を有するデュアルゲート構造とし、これら
第１、第２のゲートG1、G2に同一の電位を供給してい
る。したがって、TFTQ4、Q6は他の電極からの電界がシ
ールドされているため、寄生のトランジスタ動作を完全
に除去することができる。
ゲートG1、G2を有するデュアルゲート構造とし、これら
第１、第２のゲートG1、G2に同一の電位を供給してい
る。したがって、TFTQ4、Q6は他の電極からの電界がシ
ールドされているため、寄生のトランジスタ動作を完全
に除去することができる。
また、このような構成とすることにより、TFFがオンと
された場合のコンダクタンスを高めることができるとと
もに、オフ時の遮断電流を極小とすることができるた
め、SRAMセルの特性を大幅に向上することができるもの
である。
された場合のコンダクタンスを高めることができるとと
もに、オフ時の遮断電流を極小とすることができるた
め、SRAMセルの特性を大幅に向上することができるもの
である。
さらに、上記構成によれば、将来、TFT素子を積層して
三次元構造を考えた場合においても、TFT素子の寄生動
作を除去することができる。
三次元構造を考えた場合においても、TFT素子の寄生動
作を除去することができる。
次に、この発明の第２の実施例について説明する。第４
図は第１図に示すSRAMセルの他のパターン平面図を示す
ものであり、第５図は第４図に示す５−５線に沿った断
面図である。第４図、第５図において、第２図、第３図
と同一部分には同一符号を付す。
図は第１図に示すSRAMセルの他のパターン平面図を示す
ものであり、第５図は第４図に示す５−５線に沿った断
面図である。第４図、第５図において、第２図、第３図
と同一部分には同一符号を付す。
この実施例の場合、半導体基板11に形成されたN+拡散層
13がTFTの第１のゲート電極G1とされている。このN+拡
散層13等の上部には、ゲート酸化膜22が設けられ、この
ゲート酸化膜22の上部にはチャネル領域17を含むポリシ
リコン層16が設けられている。このポリシリコン層16の
上部にはゲート酸化膜23を介して第２のゲート電極G2を
構成するポリシリコン層19が設けられている。
13がTFTの第１のゲート電極G1とされている。このN+拡
散層13等の上部には、ゲート酸化膜22が設けられ、この
ゲート酸化膜22の上部にはチャネル領域17を含むポリシ
リコン層16が設けられている。このポリシリコン層16の
上部にはゲート酸化膜23を介して第２のゲート電極G2を
構成するポリシリコン層19が設けられている。
なお、第４図には、ゲート酸化膜22、23は示していな
い。
い。
上記実施例によっても第１の実施例と同様の効果を得る
ことができる。しかも、この構成によれば、第１の実施
例に比べてポリシリコン層を減少することができるた
め、製造工程を削減できる。
ことができる。しかも、この構成によれば、第１の実施
例に比べてポリシリコン層を減少することができるた
め、製造工程を削減できる。
第６図は、この発明の第３の実施例を示すものである。
同図において、第１図と同一部分には同一符号を付す。
同図において、第１図と同一部分には同一符号を付す。
この実施例において、Ｐチャネル型TFTトランジスタの
第２のゲート電極G2は、Ｐチャネル型TFTトランジスタ
がオフする電位Vccにそれぞれバイアスされている。
第２のゲート電極G2は、Ｐチャネル型TFTトランジスタ
がオフする電位Vccにそれぞれバイアスされている。
このような構成とすることにより、第２のゲート電極G2
は、Ｐチャネル型TFTトランジスタがオフする電位Vccに
バイアスされているため、寄生のTFT動作を除去するこ
とができる。
は、Ｐチャネル型TFTトランジスタがオフする電位Vccに
バイアスされているため、寄生のTFT動作を除去するこ
とができる。
尚、上記第１乃至第３の実施例において、薄膜はポリシ
リコンによって形成したが、アモルファス・シリコンを
使用することも可能である。
リコンによって形成したが、アモルファス・シリコンを
使用することも可能である。
さらに、上記薄膜は、単結晶シリコンによって形成する
ことも可能である。この場合、薄膜である必要はない。
ことも可能である。この場合、薄膜である必要はない。
また、上記実施例は、この発明をSRAMセルに適用した場
合について説明したが、これに限定されるものではな
く、この発明を他のセル等に適用することも可能であ
る。
合について説明したが、これに限定されるものではな
く、この発明を他のセル等に適用することも可能であ
る。
その他、発明の要旨を変えない範囲において、種々の変
形実施可能なことは勿論である。
形実施可能なことは勿論である。
［発明の効果］ 以上詳述したようにこの発明によれば、TFT素子の上層
または下層に形成される配線等によるTFT素子の寄生動
作を除去することが可能な半導体集積回路を提供でき
る。
または下層に形成される配線等によるTFT素子の寄生動
作を除去することが可能な半導体集積回路を提供でき
る。
第１図はこの発明の第１の実施例を示す等価回路図、第
２図は第１図のセル構造を示す平面図、第３図は第２図
の３−３線に沿った断面図、第４図はこの発明の第２の
実施例を示すものであり、第１図に示す等価回路図に対
応したセル構造を示す平面図、第５図は第４図の５−５
線に沿った断面図、第６図はこの発明の第３の実施例を
示す等価回路図、第７図は従来のSRAMセルを示す等価回
路図、第８図は第７図のセル構造を示す平面図、第９図
は第８図の９−９線に沿った断面図である。 11……半導体基板、13……N+拡散領域、 15（G1）……ポリシリコン、16……ポリシリコン、17
（CH）……チャネル領域、18……金属配線、19（G2）…
…ポリシリコン。
２図は第１図のセル構造を示す平面図、第３図は第２図
の３−３線に沿った断面図、第４図はこの発明の第２の
実施例を示すものであり、第１図に示す等価回路図に対
応したセル構造を示す平面図、第５図は第４図の５−５
線に沿った断面図、第６図はこの発明の第３の実施例を
示す等価回路図、第７図は従来のSRAMセルを示す等価回
路図、第８図は第７図のセル構造を示す平面図、第９図
は第８図の９−９線に沿った断面図である。 11……半導体基板、13……N+拡散領域、 15（G1）……ポリシリコン、16……ポリシリコン、17
（CH）……チャネル領域、18……金属配線、19（G2）…
…ポリシリコン。
Claims (6)
- 【請求項１】半導体基板の上層に設けられ、第１のゲー
ト電極を構成する第１の薄膜、チャネル領域を含む第２
の薄膜を積層した薄膜トランジスタと、 前記第２の薄膜の第１の薄膜と反対側に設けられ、第２
のゲート電極を構成する第３の薄膜と、 前記第３の薄膜の前記第２の薄膜と反対側に設けられ、
信号が供給される配線層とを具備し、 前記第２のゲート電極には前記薄膜トランジスタをオフ
する電位が供給されていることを特徴とする半導体集積
回路。 - 【請求項２】前記薄膜はポリシリコンによって構成され
ていることを特徴とする請求項１記載の半導体集積回
路。 - 【請求項３】前記薄膜はアモルファスシリコンによって
構成されていることを特徴とする請求項１記載の半導体
集積回路。 - 【請求項４】前記薄膜は単結晶シリコンによって構成さ
れていることを特徴とする請求項１記載の半導体集積回
路。 - 【請求項５】電流通路の各一端が各ビット線に接続さ
れ、各ゲート電極がワード線に接続された第１導電型の
第１、第２のトランジスタと、 電流通路の一端が前記第１のトランジスタの電流通路の
他端に接続され、電流通路の他端が第１の電源に接続さ
れ、ゲート電極が前記第２のトランジスタの電流通路の
他端に接続された第１導電型の第３のトランジスタと、 電流通路の一端が前記第２のトランジスタの電流通路の
他端に接続され、電流通路の他端が前記第１の電源に接
続され、ゲート電極が前記第１のトランジスタの電流通
路の他端に接続された第１導電型の第４のトランジスタ
と、 第１、第２のゲート電極、及びこれら第１、第２のゲー
ト電極の相互間に位置した電流通路を有し、前記第２の
ゲート電極は電流通路と前記ビット線の相互間に位置
し、前記電流通路の一端が前記第３のトランジスタの電
流通路の一端に接続され、電流通路の他端が第２の電源
に接続された第２導電型の第１の薄膜トランジスタと、 第１、第２のゲート電極、及びこれら第１、第２のゲー
ト電極の相互間に位置した電流通路を有し、前記第２の
ゲート電極は電流通路と前記ビット線の相互間に位置
し、前記電流通路の一端が前記第４のトラジスタの電流
通路の一端に接続され、電流通路の他端が第２の電源に
接続された第２導電型の第２の薄膜トランジスタとを具
備し、 前記第１の薄膜トランジスタの第１、第２のゲート電極
は前記第３のトランジスタのゲート電極に接続され、前
記第２の薄膜トランジスタの第１、第２のゲート電極は
前記第４のトランジスタのゲート電極に接続されること
を特徴とする半導体集積回路。 - 【請求項６】前記第１の薄膜トランジスタの第１のゲー
ト電極は、前記第３のトランジスタのゲート電極に接続
され、第２のゲート電極は前記第２の電源に接続され、
前記第２の薄膜トランジスタの第１のゲート電極は、前
記第４のトランジスタのゲート電極に接続され、第２の
ゲート電極は前記第２の電源に接続されることを特徴と
する請求項５記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164556A JPH0770624B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体集積回路 |
| US07/717,805 US5281843A (en) | 1990-06-22 | 1991-06-19 | Thin-film transistor, free from parasitic operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164556A JPH0770624B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461160A JPH0461160A (ja) | 1992-02-27 |
| JPH0770624B2 true JPH0770624B2 (ja) | 1995-07-31 |
Family
ID=15795409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2164556A Expired - Fee Related JPH0770624B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5281843A (ja) |
| JP (1) | JPH0770624B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970001346B1 (ko) * | 1992-10-12 | 1997-02-05 | 삼성전자 주식회사 | 반도체 메모리장치 및 그 제조방법 |
| JP2682393B2 (ja) * | 1993-08-13 | 1997-11-26 | 日本電気株式会社 | スタティック形半導体記憶装置 |
| JP2596359B2 (ja) * | 1993-12-17 | 1997-04-02 | 日本電気株式会社 | 半導体集積回路装置 |
| JPH07183475A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体集積回路装置 |
| US5366918A (en) * | 1994-02-07 | 1994-11-22 | United Microelectronics Corporation | Method for fabricating a split polysilicon SRAM cell |
| JP2601202B2 (ja) * | 1994-07-05 | 1997-04-16 | 日本電気株式会社 | 半導体記憶装置 |
| JPH08130254A (ja) * | 1994-10-31 | 1996-05-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2647045B2 (ja) * | 1995-02-28 | 1997-08-27 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| JPH08250605A (ja) * | 1995-03-07 | 1996-09-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0927558A (ja) * | 1995-07-11 | 1997-01-28 | Mitsubishi Electric Corp | 半導体記憶装置、その製造方法およびその使用方法 |
| US5640023A (en) * | 1995-08-31 | 1997-06-17 | Sgs-Thomson Microelectronics, Inc. | Spacer-type thin-film polysilicon transistor for low-power memory devices |
| KR100215851B1 (ko) * | 1995-12-26 | 1999-08-16 | 구본준 | 반도체 소자의 구조 |
| US5847442A (en) * | 1996-11-12 | 1998-12-08 | Lucent Technologies Inc. | Structure for read-only-memory |
| US5953606A (en) * | 1998-04-27 | 1999-09-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for manufacturing a TFT SRAM memory device with improved performance |
| JP4357101B2 (ja) * | 2000-08-23 | 2009-11-04 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| KR100660277B1 (ko) * | 2005-12-29 | 2006-12-20 | 동부일렉트로닉스 주식회사 | 에스램 소자 및 그 제조 방법 |
| KR101803254B1 (ko) * | 2009-11-27 | 2017-11-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US8588000B2 (en) | 2010-05-20 | 2013-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device having a reading transistor with a back-gate electrode |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4554570A (en) * | 1982-06-24 | 1985-11-19 | Rca Corporation | Vertically integrated IGFET device |
| JPS6089975A (ja) * | 1983-10-24 | 1985-05-20 | Toshiba Corp | 半導体装置 |
| JPS6269520A (ja) * | 1985-09-21 | 1987-03-30 | Semiconductor Energy Lab Co Ltd | 光ｃｖｄ法により凹部を充填する方法 |
| JPH07112014B2 (ja) * | 1986-07-09 | 1995-11-29 | 株式会社日立製作所 | 半導体記憶装置 |
| JPS6329965A (ja) * | 1986-07-24 | 1988-02-08 | Sony Corp | 電界効果型半導体装置 |
| JPH02140972A (ja) * | 1988-11-22 | 1990-05-30 | Seiko Epson Corp | 半導体装置 |
| JP2825520B2 (ja) * | 1989-03-24 | 1998-11-18 | 株式会社日立製作所 | 半導体装置 |
| US4996575A (en) * | 1989-08-29 | 1991-02-26 | David Sarnoff Research Center, Inc. | Low leakage silicon-on-insulator CMOS structure and method of making same |
-
1990
- 1990-06-22 JP JP2164556A patent/JPH0770624B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-19 US US07/717,805 patent/US5281843A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0461160A (ja) | 1992-02-27 |
| US5281843A (en) | 1994-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2927463B2 (ja) | 半導体記憶装置 | |
| JPH0770624B2 (ja) | 半導体集積回路 | |
| JP3467416B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US6639326B2 (en) | Full CMOS SRAM cell | |
| TW201731032A (zh) | 半導體裝置 | |
| KR960016249B1 (ko) | 스태틱형 반도체 기억장치, 전계효과 트랜지스터 및 그의 제조방법 | |
| EP0426174B1 (en) | Semiconductor integrated circuit | |
| US5157474A (en) | Static memory | |
| JP3039245B2 (ja) | 半導体メモリ装置 | |
| US5331170A (en) | Static type random access memory device with stacked memory cell free from parasitic diode | |
| JPH06291282A (ja) | 半導体メモリセル | |
| US5610856A (en) | Semiconductor integrated circuit device | |
| JPH06104405A (ja) | スタティック型メモリ | |
| EP0644552B1 (en) | Semiconductor memories | |
| KR0158007B1 (ko) | 소프트 에러 내성이 높은 스태틱 랜덤 엑세스 메모리 디바이스 | |
| US6242786B1 (en) | SOI Semiconductor device with field shield electrode | |
| JP3396286B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| EP0496360A2 (en) | Semiconductor memory cell | |
| JP2877069B2 (ja) | スタティック型半導体メモリ装置 | |
| JP3089647B2 (ja) | 半導体メモリ | |
| JPS61222254A (ja) | 半導体記憶装置 | |
| KR0178815B1 (ko) | 레벨간 절연층에서 선택적으로 신장하는 디지트 라인을 갖는 반도체 ram 장치 | |
| KR100273504B1 (ko) | 반도체기억장치 및 그 제조방법과 사용방법 | |
| JP2621824B2 (ja) | 半導体装置の製造方法 | |
| JP3967746B2 (ja) | 半導体集積回路装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |