JPH04251493A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH04251493A JPH04251493A JP2417515A JP41751590A JPH04251493A JP H04251493 A JPH04251493 A JP H04251493A JP 2417515 A JP2417515 A JP 2417515A JP 41751590 A JP41751590 A JP 41751590A JP H04251493 A JPH04251493 A JP H04251493A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関し
、特に１チップ内において複数種類のデータの入出力処
理を独立かつ非同期に行うことを特徴とする。 【０００２】 【従来の技術】現在、映像分野におけるディジタル化が
進歩し、ビデオテープレコーダ機等の映像装置に画像用
メモリを用いてディジタル画像処理を行うことが盛んに
なってきている。 【０００３】映像信号は輝度信号（以下、Ｙ信号）と色
差信号（以下Ｃ信号）から構成され、ディジタル信号処
理に際してはＹ信号は１５．７５キロヘルツの水平走査
周波数（以下、ｆＨ）の９１０倍の周波数９１０ｆＨで
制御し、Ｃ信号については３．５８メガヘルツの色副搬
送周波数（以下ｆｓｃ）の４倍の周波数４ｆｓｃで制御
するのが一般的である。９１０ｆＨの値と４ｆｓｃの値
はともに１４．３メガヘルツと理論的には同じ値である
が、９１０ｆＨはｆＨにロックし、４ｆｓｃはｆｓｃに
ロックしてそれぞれ別の回路で作られるために実際は位
相差を生じている。 【０００４】松下電気（株）のＭＮ−４７００や日本電
気（株）のμＰＤ４２２７０などのシリアルリードシリ
アルライトポートを１系統ずつしか持たないデュアルポ
ート構成のメモリを用いて画像情報を処理する場合は、
１系統のクロック信号制御でＹ信号とＣ信号の同期をと
って処理を行うか、Ｙ信号とＣ信号それぞれの信号処理
用にメモリを設ける方法が採られてきた。 【０００５】しかし、１系統のクロック信号制御の方法
では位相差補正用の回路を付設しなければならない。又
複数の信号に対してそれぞれにメモリを設けていたので
はコストが係ってしまうなどの不具合が考えられる。 【０００６】 【発明が解決しようとする課題】前述した従来技術の画
像用メモリは、Ｙ信号とＣ信号といった複数の信号を処
理する場合、１チップで行おうとすると、１系統のクロ
ック信号の制御で行うために誤差が生じ、同期補正用の
周辺回路を付設しなければならない。 【０００７】また、それぞれの信号処理に別のメモリを
用いたのでは、コストが増えるという問題が生じてくる
。 【０００８】そこで本発明の目的は１つのメモリ内にお
いて複数種類のデータの入出力を、補正回路を必要とせ
ずにそれぞれ独立なクロック信号制御で行うことのでき
る半導体メモリを提供することである。 【０００９】 【課題を解決するための手段】本発明は独立に動作でき
ることを特徴とする複数のデータ書き込みクロック入力
と、該データ書き込みクロックに同期してデータを入力
する複数のデータ入力回路と、複数のデータ読み出しク
ロック入力と、該データ読み出しクロックに同期してデ
ータを出力する複数のデータ出力回路とを有している。 【００１０】 【発明の作用】上記構成によると、データ入力回路は複
数のデータ書き込みクロックに同期して動作し、データ
出力回路は複数のデータ読み出しクロックに同期して動
作する。 【００１１】 【実施例】図１に本発明の実施例のブロック図を示す。 メモリセルアレイ１０１は２５０行×７７０列×６ビッ
トの１１５５０００ビット、約１．２メガビット構成で
あり、これはＮＴＳＣ方式のテレビ信号を３．５８メガ
ヘルツの色副搬送波周波数（以下、ｆｓｃ）の４倍の周
波数４ｆｓｃでサンプリングした時のテレビ受像機の有
効画面部分に対応させた構成になっている。 【００１２】データの書き込みはデータ入力端子ＤＴｎ
０〜５から供給され、第１のシリアルライトクロック（
以下、ＳＷＣ１（オーハ゛ーライン））に同期して６ビ
ットデータのうちの上位４ビットのデータが、第２のシ
リアルライトクロック（以下、ＳＷＣ２（オーハ゛ーラ
イン））に同期して６ビットデータの下位２ビットのデ
ータがデータ入力バッファ１０２を介し、７７０ビット
ライトデータレジスタ１０５（以下、ライトデータレジ
スタ）上のシリアルセレクタ１０４のポインタで示され
る位置にデータ転送ゲート１８０を通して書き込まれる
。またシリアルセレクタ１０４はシリアルライトコント
ロールタイミング発生回路１０３に入力された２つのシ
リアルライトクロックＳＷＣ１（（オーハ゛ーライン）
），ＳＷＣ２（オーハ゛ーライン）に同期してシフトす
る。シリアルライトサイクルのタイミングチャートを図
２に示す。 【００１３】ライトデータレジスタ１０５に対して１ラ
イン分（７７０×６ビット）のデータの書き込みが終了
すると、ライトデータレジスタ１０５からメモリセルア
レイ１０１へのライトデータ転送を行う。ライトデータ
転送は２つのシリアルライトクロックＳＷＣ（オーハ゛
ーライン），ＳＷＣ２（オーハ゛ーライン）を停止し、
リード／ライトタイミング発生回路１０６に入力された
ライトイネーブル信号（以下ＷＥ（オーハ゛ーライン）
信号）をロウレベルにした後、タイミング発生回路１０
７に入力されたロウアドレスストローブ信号（以下ＲＡ
Ｓ（オーハ゛ーライン）信号）の立ち下がりに同期して
ライトデータレジスタのデータを７７０×６ビット分ま
とめた行アドレスカウンタ１０８で指定されるメモリセ
ルアレイの行へ転送する。 【００１４】データの転送される行は、行アドレスカウ
ンタ１０８が出力する行アドレス信号によりアドレスセ
レクタ１０９、アドレス入力バッファ１１０とアドレス
デコーダ１１１を介して指定される。行アドレスカウン
タ１０８は行カウントリセット信号ＲＣＲ（オーハ゛ー
ライン）でリセットされ、インクリメント信号ＩＮＣ（
オーハ゛ーライン）入力で１アドレス加算し、デクリメ
ント信号ＤＥＣ（オーハ゛ーライン）入力で１アドレス
減算されるようになっている。ライトデータレジスタ１
０５からメモリセルアレイ１０１へのライトデータ転送
サイクルのタイミングを図３に示す。 【００１５】メモリセルアレイ１０１のリフレッシュは
タイミング発生回路１０７に入力されるリフレッシュ信
号ＲＥＦ（オーハ゛ーライン）入力により、リフレッシ
ュアドレスカウンタ１１２から出力されるリフレッシュ
アドレス信号が指定する行に対して行われる。このとき
、ＲＡＳ（オーハ゛ーライン）信号はハイレベルでなけ
ればならない。 【００１６】メモリセルアレイ１０１から７７０ビット
リードデータレジスタ（以下、リードデータレジスタ）
１１３へのリードデータ転送は、ＷＥ（オーハ゛ーライ
ン）信号をハイレベルにした後、ＲＡＳ（オーハ゛ーラ
イン）信号の立ち下がりに同期して、行アドレスカウン
タ１０８で指定されたメモリセルアレイ１０１内の１行
分のデータを、データ転送ゲート１８１を介して７７０
×６ビット分まとめてリードデータレジスタ１１３へ転
送する。リードデータレジスタ１１３からのデータの読
み出しは、第１のシリアルリードクロック（以下、ＳＲ
Ｃ１（オーハ゛ーライン））に同期して６ビットデータ
のうち上位４ビットのデータが、第２のシリアルリード
クロック（以下、ＳＲＣ２（オーハ゛ーライン））に同
期して６ビットデータの下位２ビットのデータが、シリ
アルセレクタ１１５が示す位置より出力バッファ１１６
を通してデータ出力端子Ｄｏｕｔ０〜５へ出力される。 【００１７】またシリアルセレクタ１１５はシリアルリ
ードコントロールタイミング発生回路１１４へ入力され
た２つのシリアルリードクロックＳＲＣ１（オーハ゛ー
ライン），ＳＲＣ２（オーハ゛ーライン）に同期してシ
フトする。メモリセルアレイ１０１からリードデータレ
ジスタ１１３へのリードデータ転送サイクルのタイミン
グチャートを図４に、シリアルリードサイクルのタイミ
ングチャートを図５に示す。一実施例の総合タイミング
チャートは図６に示されている。 【００１８】本実施例の半導体メモリの応用例を図７に
示す。図示されているように、本実施例の半導体メモリ
２個をデータ入力端子Ｄｉｎ０〜５とデータ出力端子Ｄ
ｏｕｔ０〜５以下の全ての端子同士をコモン接続する。 これによりメモリは、２５０行×７００列×１２ビット
の構成をなすことになる。このメモリ装置をビデオテー
プレコーダ機内に接地し、ＮＴＳＣ方式テレビ用フィー
ルドメモリとして用いる。テレビ信号ディジタル画像処
理を行う場合、輝度信号（以下、Ｙ信号）については１
５．７５キロヘルツの水平走査周波数（以下、ｆＨ）に
対し９１０ｆＨつまり約１４．３メガヘルツの周波数で
、色差信号（以下、Ｃ信号）については３．５８メガヘ
ルツの色副搬送波周波数（以下、ｆｓｃ）に対し、４ｆ
ｓｃつまり約１４．３メガヘルツの周波数で制御するの
が一般的である。 【００１９】そこで本実施例のメモリ装置を用いてＹ信
号の処理には９１０ｆＨから作られるクロック制御信号
をＳＷＣ１（オーハ゛ーライン）とＳＲＣ１（オーハ゛
ーライン）端子に入力して８ビットのデータを、Ｃ信号
の処理には４ｆｓｃから作られるクロック制御信号を、
ＳＷＣ２（オーハ゛ーライン）とＳＲＣ２（オーハ゛ー
ライン）端子に入力して４ビットのデータとして信号制
御を行う。ここでＣ信号の周波数帯域幅約１．５メガヘ
ルツであり、Ｙ信号の周波数帯域幅の約４．２メガヘル
ツに比べて狭く、Ｙ信号処理と同等のサンプリングレー
トを必要としないので、Ｃ信号についてはサンプリング
レートを１／２にする。さらにＣ信号は２つの色差信号
（以下、Ｒ−Ｙ信号，Ｂ−Ｙ信号）から構成されている
ので、Ｒ−Ｙ信号、Ｂ−Ｙ信号それぞれについてのサン
プリングレートは、Ｙ信号の１／４ということになる。 【００２０】そこで８ビット量子化されたＣ信号データ
は４ビットデータごとに２回に分けてシリアルライトレ
ジスタへの書き込みまたはシリアルリードレジスタから
の読み出しが行われることになる。 【００２１】以上の様な方法を用いると、Ｙ信号とＣ信
号を独立かつ非同期に処理することが可能になるので、
複数の信号を基準としたデータ処理をそれぞれ独立のメ
モリや特別な同期回路を設けずに行うことができる。 【００２２】本応用例における信号処理の概要を説明す
ると、Ｙ信号については、８ビットＡ−Ｄコンバータ８
０１により９１０ｆＨなるサンプリング周波数で８ビッ
ト量子化されて９１０ｆＨから生成されるＳＷＣ１（オ
ーハ゛ーライン）制御でそれぞれのメモリのＤｉｎ０〜
Ｄｉｎ３端子より計８ビットデータで入力されるＲ−Ｙ
信号とＢ−Ｙ信号についてはまずアナログ信号マルチプ
レクサ８０２によりｆｓｃ制御でＲ−Ｙ信号とＢ−Ｙ信
号がマルチプレクサされる。その様子を図８の（Ａ）（
Ｂ）に示す。マルチプレクサされたアナログのＲ−Ｙ信
号とＢ−Ｙ信号は８ビットＡ−Ｄコンバータ８０３によ
り２ｆｓｃのサンプリング周波数で８ビット量子化され
マルチプレクサ８０４で２ｆｓｃ制御により８ビットデ
ータを４ビットデータに分割する。 【００２３】Ａ−Ｄ変換マルチプレクスの様子を８図の
（Ｃ）〜（Ｆ）に示す。そして、４ビット化されたＲ−
Ｙ信号，Ｂ−Ｙ信号は４ｆｓｃから生成されるＳＷＣ２
（オーハ゛ーライン）に同期してそれぞれのＤｉｎ４〜
Ｄｉｎ５、計４ビットのデータとして入力される。 【００２４】データの読み出しはＹ信号については、９
１０ｆＨのＳＲＣ１（オーハ゛ーライン）に同期してＤ
ｏｕｔ０〜Ｄｏｕｔ３から、Ｒ−Ｙ信号とＢ−Ｙ信号に
ついては４ｆｓｃのＳＲＣ２（オーハ゛ーライン）に同
期してＤｏｕｔ４〜Ｄｏｕｔ５からそれぞれ出力された
後、Ｙ信号は８ビットＤ−Ａコンバータ８０６で９１０
ｆＨ制御でアナログ信号に復調され、Ｒ−Ｙ信号とＢ−
Ｙ信号については４ビットデータをラッチ回路８０８を
通して８ビットデータにデマルチプレクサした後、Ｒ−
Ｙ信号についてはｆｓｃ（オーハ゛ーライン）制御で８
ビットＤ−Ａコンバータ８０７によりアナログ信号に復
調し、Ｂ−Ｙ信号についてはｆｓｃ制御で８ビットＤ−
Ａコンバータ８０９によりアナログ信号に復調される。 【００２５】 【発明の効果】この発明により画像処理分野において複
数種類のデータを同期補正回路を必要とせずに１チップ
内で独立に処理することが可能になり、メモリの使用数
が減らすことができる効果がある。
、特に１チップ内において複数種類のデータの入出力処
理を独立かつ非同期に行うことを特徴とする。 【０００２】 【従来の技術】現在、映像分野におけるディジタル化が
進歩し、ビデオテープレコーダ機等の映像装置に画像用
メモリを用いてディジタル画像処理を行うことが盛んに
なってきている。 【０００３】映像信号は輝度信号（以下、Ｙ信号）と色
差信号（以下Ｃ信号）から構成され、ディジタル信号処
理に際してはＹ信号は１５．７５キロヘルツの水平走査
周波数（以下、ｆＨ）の９１０倍の周波数９１０ｆＨで
制御し、Ｃ信号については３．５８メガヘルツの色副搬
送周波数（以下ｆｓｃ）の４倍の周波数４ｆｓｃで制御
するのが一般的である。９１０ｆＨの値と４ｆｓｃの値
はともに１４．３メガヘルツと理論的には同じ値である
が、９１０ｆＨはｆＨにロックし、４ｆｓｃはｆｓｃに
ロックしてそれぞれ別の回路で作られるために実際は位
相差を生じている。 【０００４】松下電気（株）のＭＮ−４７００や日本電
気（株）のμＰＤ４２２７０などのシリアルリードシリ
アルライトポートを１系統ずつしか持たないデュアルポ
ート構成のメモリを用いて画像情報を処理する場合は、
１系統のクロック信号制御でＹ信号とＣ信号の同期をと
って処理を行うか、Ｙ信号とＣ信号それぞれの信号処理
用にメモリを設ける方法が採られてきた。 【０００５】しかし、１系統のクロック信号制御の方法
では位相差補正用の回路を付設しなければならない。又
複数の信号に対してそれぞれにメモリを設けていたので
はコストが係ってしまうなどの不具合が考えられる。 【０００６】 【発明が解決しようとする課題】前述した従来技術の画
像用メモリは、Ｙ信号とＣ信号といった複数の信号を処
理する場合、１チップで行おうとすると、１系統のクロ
ック信号の制御で行うために誤差が生じ、同期補正用の
周辺回路を付設しなければならない。 【０００７】また、それぞれの信号処理に別のメモリを
用いたのでは、コストが増えるという問題が生じてくる
。 【０００８】そこで本発明の目的は１つのメモリ内にお
いて複数種類のデータの入出力を、補正回路を必要とせ
ずにそれぞれ独立なクロック信号制御で行うことのでき
る半導体メモリを提供することである。 【０００９】 【課題を解決するための手段】本発明は独立に動作でき
ることを特徴とする複数のデータ書き込みクロック入力
と、該データ書き込みクロックに同期してデータを入力
する複数のデータ入力回路と、複数のデータ読み出しク
ロック入力と、該データ読み出しクロックに同期してデ
ータを出力する複数のデータ出力回路とを有している。 【００１０】 【発明の作用】上記構成によると、データ入力回路は複
数のデータ書き込みクロックに同期して動作し、データ
出力回路は複数のデータ読み出しクロックに同期して動
作する。 【００１１】 【実施例】図１に本発明の実施例のブロック図を示す。 メモリセルアレイ１０１は２５０行×７７０列×６ビッ
トの１１５５０００ビット、約１．２メガビット構成で
あり、これはＮＴＳＣ方式のテレビ信号を３．５８メガ
ヘルツの色副搬送波周波数（以下、ｆｓｃ）の４倍の周
波数４ｆｓｃでサンプリングした時のテレビ受像機の有
効画面部分に対応させた構成になっている。 【００１２】データの書き込みはデータ入力端子ＤＴｎ
０〜５から供給され、第１のシリアルライトクロック（
以下、ＳＷＣ１（オーハ゛ーライン））に同期して６ビ
ットデータのうちの上位４ビットのデータが、第２のシ
リアルライトクロック（以下、ＳＷＣ２（オーハ゛ーラ
イン））に同期して６ビットデータの下位２ビットのデ
ータがデータ入力バッファ１０２を介し、７７０ビット
ライトデータレジスタ１０５（以下、ライトデータレジ
スタ）上のシリアルセレクタ１０４のポインタで示され
る位置にデータ転送ゲート１８０を通して書き込まれる
。またシリアルセレクタ１０４はシリアルライトコント
ロールタイミング発生回路１０３に入力された２つのシ
リアルライトクロックＳＷＣ１（（オーハ゛ーライン）
），ＳＷＣ２（オーハ゛ーライン）に同期してシフトす
る。シリアルライトサイクルのタイミングチャートを図
２に示す。 【００１３】ライトデータレジスタ１０５に対して１ラ
イン分（７７０×６ビット）のデータの書き込みが終了
すると、ライトデータレジスタ１０５からメモリセルア
レイ１０１へのライトデータ転送を行う。ライトデータ
転送は２つのシリアルライトクロックＳＷＣ（オーハ゛
ーライン），ＳＷＣ２（オーハ゛ーライン）を停止し、
リード／ライトタイミング発生回路１０６に入力された
ライトイネーブル信号（以下ＷＥ（オーハ゛ーライン）
信号）をロウレベルにした後、タイミング発生回路１０
７に入力されたロウアドレスストローブ信号（以下ＲＡ
Ｓ（オーハ゛ーライン）信号）の立ち下がりに同期して
ライトデータレジスタのデータを７７０×６ビット分ま
とめた行アドレスカウンタ１０８で指定されるメモリセ
ルアレイの行へ転送する。 【００１４】データの転送される行は、行アドレスカウ
ンタ１０８が出力する行アドレス信号によりアドレスセ
レクタ１０９、アドレス入力バッファ１１０とアドレス
デコーダ１１１を介して指定される。行アドレスカウン
タ１０８は行カウントリセット信号ＲＣＲ（オーハ゛ー
ライン）でリセットされ、インクリメント信号ＩＮＣ（
オーハ゛ーライン）入力で１アドレス加算し、デクリメ
ント信号ＤＥＣ（オーハ゛ーライン）入力で１アドレス
減算されるようになっている。ライトデータレジスタ１
０５からメモリセルアレイ１０１へのライトデータ転送
サイクルのタイミングを図３に示す。 【００１５】メモリセルアレイ１０１のリフレッシュは
タイミング発生回路１０７に入力されるリフレッシュ信
号ＲＥＦ（オーハ゛ーライン）入力により、リフレッシ
ュアドレスカウンタ１１２から出力されるリフレッシュ
アドレス信号が指定する行に対して行われる。このとき
、ＲＡＳ（オーハ゛ーライン）信号はハイレベルでなけ
ればならない。 【００１６】メモリセルアレイ１０１から７７０ビット
リードデータレジスタ（以下、リードデータレジスタ）
１１３へのリードデータ転送は、ＷＥ（オーハ゛ーライ
ン）信号をハイレベルにした後、ＲＡＳ（オーハ゛ーラ
イン）信号の立ち下がりに同期して、行アドレスカウン
タ１０８で指定されたメモリセルアレイ１０１内の１行
分のデータを、データ転送ゲート１８１を介して７７０
×６ビット分まとめてリードデータレジスタ１１３へ転
送する。リードデータレジスタ１１３からのデータの読
み出しは、第１のシリアルリードクロック（以下、ＳＲ
Ｃ１（オーハ゛ーライン））に同期して６ビットデータ
のうち上位４ビットのデータが、第２のシリアルリード
クロック（以下、ＳＲＣ２（オーハ゛ーライン））に同
期して６ビットデータの下位２ビットのデータが、シリ
アルセレクタ１１５が示す位置より出力バッファ１１６
を通してデータ出力端子Ｄｏｕｔ０〜５へ出力される。 【００１７】またシリアルセレクタ１１５はシリアルリ
ードコントロールタイミング発生回路１１４へ入力され
た２つのシリアルリードクロックＳＲＣ１（オーハ゛ー
ライン），ＳＲＣ２（オーハ゛ーライン）に同期してシ
フトする。メモリセルアレイ１０１からリードデータレ
ジスタ１１３へのリードデータ転送サイクルのタイミン
グチャートを図４に、シリアルリードサイクルのタイミ
ングチャートを図５に示す。一実施例の総合タイミング
チャートは図６に示されている。 【００１８】本実施例の半導体メモリの応用例を図７に
示す。図示されているように、本実施例の半導体メモリ
２個をデータ入力端子Ｄｉｎ０〜５とデータ出力端子Ｄ
ｏｕｔ０〜５以下の全ての端子同士をコモン接続する。 これによりメモリは、２５０行×７００列×１２ビット
の構成をなすことになる。このメモリ装置をビデオテー
プレコーダ機内に接地し、ＮＴＳＣ方式テレビ用フィー
ルドメモリとして用いる。テレビ信号ディジタル画像処
理を行う場合、輝度信号（以下、Ｙ信号）については１
５．７５キロヘルツの水平走査周波数（以下、ｆＨ）に
対し９１０ｆＨつまり約１４．３メガヘルツの周波数で
、色差信号（以下、Ｃ信号）については３．５８メガヘ
ルツの色副搬送波周波数（以下、ｆｓｃ）に対し、４ｆ
ｓｃつまり約１４．３メガヘルツの周波数で制御するの
が一般的である。 【００１９】そこで本実施例のメモリ装置を用いてＹ信
号の処理には９１０ｆＨから作られるクロック制御信号
をＳＷＣ１（オーハ゛ーライン）とＳＲＣ１（オーハ゛
ーライン）端子に入力して８ビットのデータを、Ｃ信号
の処理には４ｆｓｃから作られるクロック制御信号を、
ＳＷＣ２（オーハ゛ーライン）とＳＲＣ２（オーハ゛ー
ライン）端子に入力して４ビットのデータとして信号制
御を行う。ここでＣ信号の周波数帯域幅約１．５メガヘ
ルツであり、Ｙ信号の周波数帯域幅の約４．２メガヘル
ツに比べて狭く、Ｙ信号処理と同等のサンプリングレー
トを必要としないので、Ｃ信号についてはサンプリング
レートを１／２にする。さらにＣ信号は２つの色差信号
（以下、Ｒ−Ｙ信号，Ｂ−Ｙ信号）から構成されている
ので、Ｒ−Ｙ信号、Ｂ−Ｙ信号それぞれについてのサン
プリングレートは、Ｙ信号の１／４ということになる。 【００２０】そこで８ビット量子化されたＣ信号データ
は４ビットデータごとに２回に分けてシリアルライトレ
ジスタへの書き込みまたはシリアルリードレジスタから
の読み出しが行われることになる。 【００２１】以上の様な方法を用いると、Ｙ信号とＣ信
号を独立かつ非同期に処理することが可能になるので、
複数の信号を基準としたデータ処理をそれぞれ独立のメ
モリや特別な同期回路を設けずに行うことができる。 【００２２】本応用例における信号処理の概要を説明す
ると、Ｙ信号については、８ビットＡ−Ｄコンバータ８
０１により９１０ｆＨなるサンプリング周波数で８ビッ
ト量子化されて９１０ｆＨから生成されるＳＷＣ１（オ
ーハ゛ーライン）制御でそれぞれのメモリのＤｉｎ０〜
Ｄｉｎ３端子より計８ビットデータで入力されるＲ−Ｙ
信号とＢ−Ｙ信号についてはまずアナログ信号マルチプ
レクサ８０２によりｆｓｃ制御でＲ−Ｙ信号とＢ−Ｙ信
号がマルチプレクサされる。その様子を図８の（Ａ）（
Ｂ）に示す。マルチプレクサされたアナログのＲ−Ｙ信
号とＢ−Ｙ信号は８ビットＡ−Ｄコンバータ８０３によ
り２ｆｓｃのサンプリング周波数で８ビット量子化され
マルチプレクサ８０４で２ｆｓｃ制御により８ビットデ
ータを４ビットデータに分割する。 【００２３】Ａ−Ｄ変換マルチプレクスの様子を８図の
（Ｃ）〜（Ｆ）に示す。そして、４ビット化されたＲ−
Ｙ信号，Ｂ−Ｙ信号は４ｆｓｃから生成されるＳＷＣ２
（オーハ゛ーライン）に同期してそれぞれのＤｉｎ４〜
Ｄｉｎ５、計４ビットのデータとして入力される。 【００２４】データの読み出しはＹ信号については、９
１０ｆＨのＳＲＣ１（オーハ゛ーライン）に同期してＤ
ｏｕｔ０〜Ｄｏｕｔ３から、Ｒ−Ｙ信号とＢ−Ｙ信号に
ついては４ｆｓｃのＳＲＣ２（オーハ゛ーライン）に同
期してＤｏｕｔ４〜Ｄｏｕｔ５からそれぞれ出力された
後、Ｙ信号は８ビットＤ−Ａコンバータ８０６で９１０
ｆＨ制御でアナログ信号に復調され、Ｒ−Ｙ信号とＢ−
Ｙ信号については４ビットデータをラッチ回路８０８を
通して８ビットデータにデマルチプレクサした後、Ｒ−
Ｙ信号についてはｆｓｃ（オーハ゛ーライン）制御で８
ビットＤ−Ａコンバータ８０７によりアナログ信号に復
調し、Ｂ−Ｙ信号についてはｆｓｃ制御で８ビットＤ−
Ａコンバータ８０９によりアナログ信号に復調される。 【００２５】 【発明の効果】この発明により画像処理分野において複
数種類のデータを同期補正回路を必要とせずに１チップ
内で独立に処理することが可能になり、メモリの使用数
が減らすことができる効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】一実施例のシリアルライトサイクルを示すタイ
ミングチャートである。
ミングチャートである。
【図３】一実施例のライトデータ転送サイクルを示すタ
イミングチャートである。
イミングチャートである。
【図４】一実施例のリードデータ転送サイクルを示すタ
イミングチャートである。
イミングチャートである。
【図５】一実施例のシリアルリードサイクルを示すタイ
ミングチャートである。
ミングチャートである。
【図６】一実施例の総合タイミングチャートである。
【図７】一実施例の適用例を示すブロック図である。
【図８】適用例の色差信号処理を示すタイミングチャー
トである。
トである。
１０１ メモリセルアレイ
１０２ データ入力バッファ
１０３ シリアルライトコントロールタイミング発生
回路 １０４ シリアルセレクタ １０５ ７７０ビットライトデータレジスタ１０６
リード／ライトタイミング発生回路１０７ タイミ
ング発生回路 １０８ 行アドレスカウンタ １０９ アドレスセレクタ １１０ アドレス入力バッファ １１１ アドレスデコーダ １１２ リフレッシュアドレスカウンタ１１３ ７
７０ビットリードデータレジスタ１１４ シリアルリ
ードコントロールタイミング発生回路 １１５ シリアルセレクタ １１６ データ出力バッファ
回路 １０４ シリアルセレクタ １０５ ７７０ビットライトデータレジスタ１０６
リード／ライトタイミング発生回路１０７ タイミ
ング発生回路 １０８ 行アドレスカウンタ １０９ アドレスセレクタ １１０ アドレス入力バッファ １１１ アドレスデコーダ １１２ リフレッシュアドレスカウンタ１１３ ７
７０ビットリードデータレジスタ１１４ シリアルリ
ードコントロールタイミング発生回路 １１５ シリアルセレクタ １１６ データ出力バッファ
Claims (1)
- 【請求項１】 複数のデータ書き込みクロック入力と
、該データ書き込みクロックに同期してデータを入力す
る複数のデータ入力回路と、複数のデータ読み出しクロ
ック入力と、該データ読み出しクロックに同期してデー
タを出力する複数のデータ回路とを有し、上記データ入
力回路とデータ出力回路とをデータ書き込みクロックと
データ読み出しクロックとにそれぞれ同期させて独立に
動作させられることを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417515A JP3068215B2 (ja) | 1990-12-28 | 1990-12-28 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417515A JP3068215B2 (ja) | 1990-12-28 | 1990-12-28 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04251493A true JPH04251493A (ja) | 1992-09-07 |
| JP3068215B2 JP3068215B2 (ja) | 2000-07-24 |
Family
ID=18525606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2417515A Expired - Lifetime JP3068215B2 (ja) | 1990-12-28 | 1990-12-28 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3068215B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240192A (ja) * | 1988-07-29 | 1990-02-08 | Mitsubishi Electric Corp | シリアルアクセス動作の可能な半導体記憶装置 |
| JPH02158996A (ja) * | 1988-12-09 | 1990-06-19 | Nec Corp | トリプルポートグラフイックバツフア |
-
1990
- 1990-12-28 JP JP2417515A patent/JP3068215B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240192A (ja) * | 1988-07-29 | 1990-02-08 | Mitsubishi Electric Corp | シリアルアクセス動作の可能な半導体記憶装置 |
| JPH02158996A (ja) * | 1988-12-09 | 1990-06-19 | Nec Corp | トリプルポートグラフイックバツフア |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3068215B2 (ja) | 2000-07-24 |
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