JPH0620292B2 - 時間軸修正機能を有する映像信号回路 - Google Patents
時間軸修正機能を有する映像信号回路Info
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- JPH0620292B2 JPH0620292B2 JP60252012A JP25201285A JPH0620292B2 JP H0620292 B2 JPH0620292 B2 JP H0620292B2 JP 60252012 A JP60252012 A JP 60252012A JP 25201285 A JP25201285 A JP 25201285A JP H0620292 B2 JPH0620292 B2 JP H0620292B2
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- pair
- shift register
- circuit
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/95—Time-base error compensation
- H04N5/956—Time-base error compensation by using a digital memory with independent write-in and read-out clock generators
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は映像信号回路、とくに映像信号の時間軸を修正
するタイムベースコレクション機能を有する映像信号回
路に関する。
するタイムベースコレクション機能を有する映像信号回
路に関する。
背景技術 たとえばビデオフロッピーディスクやビデオテープなど
の映像信号記録媒体に記録されている映像信号を再生装
置にて再生すると、通常は記録装置あるいは再生装置に
おける何らかの不安定要因により再生された映像信号に
ジッタが含まれることが多い。ジッタの含まれる映像信
号をそのまま映像モニタ装置に映出すると、不安定な見
にくい映像が再生されることになる。
の映像信号記録媒体に記録されている映像信号を再生装
置にて再生すると、通常は記録装置あるいは再生装置に
おける何らかの不安定要因により再生された映像信号に
ジッタが含まれることが多い。ジッタの含まれる映像信
号をそのまま映像モニタ装置に映出すると、不安定な見
にくい映像が再生されることになる。
また、映像信号記録媒体に記録された映像をハードコピ
ーをして再生する、すなわち可視画像として印画紙など
の他の記録媒体に記録する装置に対する要求がある。こ
のような記録装置では、記録すべき映像信号としてジッ
タの含まれるものを入力すると、やり安定した見やすい
画像のハードコピーを形成することができない。
ーをして再生する、すなわち可視画像として印画紙など
の他の記録媒体に記録する装置に対する要求がある。こ
のような記録装置では、記録すべき映像信号としてジッ
タの含まれるものを入力すると、やり安定した見やすい
画像のハードコピーを形成することができない。
時間軸の不安定な映像信号を適切に安定化するために、
従来から時間軸修正回路（タイムベースコレクタ）が使
用されてきた。周知のように、時間軸修正回路の１つの
方式では、映像信号データの画像メモリを有し、画像メ
モリに対して、書き込み、読み出しの画像データをそれ
ぞれ同期させたり、書き込み、読み出しのアドレスを画
素クロック単位で切り換えたり、非常に複雑な制御を行
って時間軸の安定化を図っている。
従来から時間軸修正回路（タイムベースコレクタ）が使
用されてきた。周知のように、時間軸修正回路の１つの
方式では、映像信号データの画像メモリを有し、画像メ
モリに対して、書き込み、読み出しの画像データをそれ
ぞれ同期させたり、書き込み、読み出しのアドレスを画
素クロック単位で切り換えたり、非常に複雑な制御を行
って時間軸の安定化を図っている。
一方、コンピュータ端末機の応用のため、従来のメモリ
ICに画像データの特性を生かした高速なシリアルデータ
入出力を可能とするシフトレジスタを１つの半導体上に
形成したLSIが開発されている。
ICに画像データの特性を生かした高速なシリアルデータ
入出力を可能とするシフトレジスタを１つの半導体上に
形成したLSIが開発されている。
目 的 本発明はこのような状況に鑑み、時間軸の安定化された
映像信号を出力できる時間軸修正機能を有する映像信号
回路を提供するこを目的とする。
映像信号を出力できる時間軸修正機能を有する映像信号
回路を提供するこを目的とする。
発明の開示 本発明によれば、少なくとも１フィールドの映像信号デ
ータをそれぞれ蓄積する１対の記憶手段と、１対の記憶
手段のそれぞれに対応して配設され、１単位の映像信号
データを一時的に保持する１対のシフトレジスタ手段
と、入力された映像信号データに同期した第１の同期信
号、および基準クロックに同期した第２の同期信号を発
生し、１対の記憶手段の一方を書込み状態に、他方を読
出し状態にしてそれらの状態をそれらの書込み及び読出
しの行なわれていない期間に交互に切り換える制御手段
とを有し、制御手段は、１対の記憶手段のうち書込み状
態にあるものに対応するシフトレジスタ手段には第１の
同期信号を供給し、１対の記憶手段のうち読出し状態に
あるものに対応するシフトレジスタ手段には第２の同期
信号を供給し、１対の記憶手段のうち書込み状態にある
ものに対応するシフトレジスタ手段は、第１の同期信号
に応動して１単位の映像信号データを直列に受け、第１
の同期信号により規定される水平帰線消去期間にこれを
記憶手段に書き込み、１対の記憶手段のうち読出し状態
にあるものに対応するシフトレジスタ手段は、第２の同
期信号により規定される水平帰線消去期間にその対応す
る記憶手段から１単位の映像信号データを読み出し、第
２の同期信号に同期して読み出した１単位の映像信号デ
ータを順次出力する時間軸修正機能を有する映像信号回
路が提供される。
ータをそれぞれ蓄積する１対の記憶手段と、１対の記憶
手段のそれぞれに対応して配設され、１単位の映像信号
データを一時的に保持する１対のシフトレジスタ手段
と、入力された映像信号データに同期した第１の同期信
号、および基準クロックに同期した第２の同期信号を発
生し、１対の記憶手段の一方を書込み状態に、他方を読
出し状態にしてそれらの状態をそれらの書込み及び読出
しの行なわれていない期間に交互に切り換える制御手段
とを有し、制御手段は、１対の記憶手段のうち書込み状
態にあるものに対応するシフトレジスタ手段には第１の
同期信号を供給し、１対の記憶手段のうち読出し状態に
あるものに対応するシフトレジスタ手段には第２の同期
信号を供給し、１対の記憶手段のうち書込み状態にある
ものに対応するシフトレジスタ手段は、第１の同期信号
に応動して１単位の映像信号データを直列に受け、第１
の同期信号により規定される水平帰線消去期間にこれを
記憶手段に書き込み、１対の記憶手段のうち読出し状態
にあるものに対応するシフトレジスタ手段は、第２の同
期信号により規定される水平帰線消去期間にその対応す
る記憶手段から１単位の映像信号データを読み出し、第
２の同期信号に同期して読み出した１単位の映像信号デ
ータを順次出力する時間軸修正機能を有する映像信号回
路が提供される。
実施例の説明 次に添付図面を参照して本発明よる時間軸修正機能を有
する映像信号回路の実施例を詳細に説明する。
する映像信号回路の実施例を詳細に説明する。
第２図を参照すると、本発明を映像信号のモニタ装置へ
の映出に適用した実施例が示されている。この実施例で
は、たとえばビデオフロッピーディスクやビデオテープ
などの映像信号記録媒体に記録れている映像信号を再生
する再生装置としての映像信号源10を有し、これから出
力される映像信号が最終的には、たとえばCRTを有する
映像モニタ装置12に可視画像として再生される。映像信
号源10の出力14から出力される映像信号には、映像信号
記録媒体の性質上ジッタが含まれる可能性がある。映像
信号モニタ装置12の代りに、またはこれに加えて、映像
信号の画像をハードコピーとして記録する画像記録装置
を接続してもよい。
の映出に適用した実施例が示されている。この実施例で
は、たとえばビデオフロッピーディスクやビデオテープ
などの映像信号記録媒体に記録れている映像信号を再生
する再生装置としての映像信号源10を有し、これから出
力される映像信号が最終的には、たとえばCRTを有する
映像モニタ装置12に可視画像として再生される。映像信
号源10の出力14から出力される映像信号には、映像信号
記録媒体の性質上ジッタが含まれる可能性がある。映像
信号モニタ装置12の代りに、またはこれに加えて、映像
信号の画像をハードコピーとして記録する画像記録装置
を接続してもよい。
出力14の映像信号は、同期分離回路16に供給され、それ
に含まれる同期信号が分離されて制御回路150に供給さ
れる。同期分離回路16の出力20から出力される映像信号
は、アナログ信号であり、これは、アナログ・ディジタ
ル変換回路（ADC）22に入力され、ディジタル信号の形
式の映像信号データに変換される。この映像信号データ
は、時間軸修正回路（タイムベースコレクタ）100の入
力に供給される。
に含まれる同期信号が分離されて制御回路150に供給さ
れる。同期分離回路16の出力20から出力される映像信号
は、アナログ信号であり、これは、アナログ・ディジタ
ル変換回路（ADC）22に入力され、ディジタル信号の形
式の映像信号データに変換される。この映像信号データ
は、時間軸修正回路（タイムベースコレクタ）100の入
力に供給される。
時間軸修正回路100は、後に第１図を参照して詳述する
ように、入力24の映像信号データDINを同期分離回路16
によって分離された水平同期信号に応動した画素クロッ
クに同期して蓄積しては、安定した基準クロックに同期
した画素クロック速度で出力26側の有効水平走査期間中
にこれを出力し、その出力26における映像信号データDO
UTの出力速度を安定化する機能部である。
ように、入力24の映像信号データDINを同期分離回路16
によって分離された水平同期信号に応動した画素クロッ
クに同期して蓄積しては、安定した基準クロックに同期
した画素クロック速度で出力26側の有効水平走査期間中
にこれを出力し、その出力26における映像信号データDO
UTの出力速度を安定化する機能部である。
出力映像信号データDOUTは、ディジタル・アナログ変換
回路（DAC）28に入力され、対応するアナログ信号に変
換されて映像モニタ装置12へTVレートの映像信号として
出力される。
回路（DAC）28に入力され、対応するアナログ信号に変
換されて映像モニタ装置12へTVレートの映像信号として
出力される。
これらの本装置各部は制御回路150によって制御され
る。制御回路150は、第３図を参照して後述するよう
に、同期分離回路16で分離された同期信号に応動し、ま
た、その内部の自走基準クロック源152に応動して同期
信号を含む様々なタイミング信号を発生し、これによっ
て時間軸修正回路100を機能させて映像信号源10からの
映像信号を安定した画像で映像モニタ装置12に再生させ
る制御回路である。
る。制御回路150は、第３図を参照して後述するよう
に、同期分離回路16で分離された同期信号に応動し、ま
た、その内部の自走基準クロック源152に応動して同期
信号を含む様々なタイミング信号を発生し、これによっ
て時間軸修正回路100を機能させて映像信号源10からの
映像信号を安定した画像で映像モニタ装置12に再生させ
る制御回路である。
第１図を参照すると、時間軸修正回路100は、本実施例
では、６組のメモリアレイ102とシフトレジスタ104を有
する。各組のメモリアレイ102とシフトレジスタ手段104
は、両者が単一の半導体チップに搭載されたLSI 106、
たとえばテキサスインスツルメンツ社の製造、販売によ
るモデルTMS4161 VRAM用デュアルポート64K DRAMが有
利に適用される。各組のメモリアレイ102とシフトレジ
スタ104の間でデータの並列書込みと読出しが行なわれ
る。
では、６組のメモリアレイ102とシフトレジスタ104を有
する。各組のメモリアレイ102とシフトレジスタ手段104
は、両者が単一の半導体チップに搭載されたLSI 106、
たとえばテキサスインスツルメンツ社の製造、販売によ
るモデルTMS4161 VRAM用デュアルポート64K DRAMが有
利に適用される。各組のメモリアレイ102とシフトレジ
スタ104の間でデータの並列書込みと読出しが行なわれ
る。
本実施例では、同図の上半分の３つの集積回路単位106
で映像信号データのフィールドメモリ#1（FM1）を構成
し、下半分の３つの集積回路単位106でフィールドメモ
リ#2（FM2）を構成している。両フィールドメモリ#1お
よび#2で１対の映像信号データ記憶装置が形成されてい
る。フィールドメモリ#1では、メモリアレイ102のアド
レス線108が縦続に接続され、切換え回路110の一方の出
力端子112に接続されている。同様にフィールドメモリ#
2では、メモリアレイ102のアドレス線108が縦線に接続
され、切換え回路110の他方の出力端子114に接続されて
いる。
で映像信号データのフィールドメモリ#1（FM1）を構成
し、下半分の３つの集積回路単位106でフィールドメモ
リ#2（FM2）を構成している。両フィールドメモリ#1お
よび#2で１対の映像信号データ記憶装置が形成されてい
る。フィールドメモリ#1では、メモリアレイ102のアド
レス線108が縦続に接続され、切換え回路110の一方の出
力端子112に接続されている。同様にフィールドメモリ#
2では、メモリアレイ102のアドレス線108が縦線に接続
され、切換え回路110の他方の出力端子114に接続されて
いる。
またフィールドメモリ#1では、シフトレジスタ104のデ
ータ出力SOとデータ入力SIが縦続に接続され、第１段の
データ入力SIは切換えスイッチ116の一方の端子118に接
続され、第３段のデータ出力SOは切換えスイッチ120の
一方の端子122に接続されている。同様にフィールドメ
モリ#2では、シフトレジスタ104のデータ出力SOとデー
タ入力SIが縦続に続され、第１段のデータ入力SIは切換
えスイッチ116の他方の端子124に接続され、第３段のデ
ータ出力SOは切換えスイッチ120の他方の端子126に接続
されている。
ータ出力SOとデータ入力SIが縦続に接続され、第１段の
データ入力SIは切換えスイッチ116の一方の端子118に接
続され、第３段のデータ出力SOは切換えスイッチ120の
一方の端子122に接続されている。同様にフィールドメ
モリ#2では、シフトレジスタ104のデータ出力SOとデー
タ入力SIが縦続に続され、第１段のデータ入力SIは切換
えスイッチ116の他方の端子124に接続され、第３段のデ
ータ出力SOは切換えスイッチ120の他方の端子126に接続
されている。
さらにフィールドメモリ#1では、シフトレジスタ104の
クロック端子SCが共通に切換え回路128の一方の出力端
子130に接続され、フィールドメモリ#2では、シフトレ
ジスタ104のクロック端子SCが共通に切換え回路128の他
方の出力端子132に接続されている。
クロック端子SCが共通に切換え回路128の一方の出力端
子130に接続され、フィールドメモリ#2では、シフトレ
ジスタ104のクロック端子SCが共通に切換え回路128の他
方の出力端子132に接続されている。
この構成によって、１つのフィールドメモリには本実施
例では、１フィールドメモリが768画素、256水平走査線
（ライン）のフィールド映像信号データが蓄積される。
例では、１フィールドメモリが768画素、256水平走査線
（ライン）のフィールド映像信号データが蓄積される。
切換えスイッチ116および120は、制御回路150によって
制御され、図示の接続状態と図示と反対の状態を選択的
にとる切換え回路である。スイッチ116の入力端子はア
ナログ・ディジタル変換器22の出力24に続され、スイッ
チ120の入力端子はディジタル・アナログ変換器28の出
力26に接続されている。
制御され、図示の接続状態と図示と反対の状態を選択的
にとる切換え回路である。スイッチ116の入力端子はア
ナログ・ディジタル変換器22の出力24に続され、スイッ
チ120の入力端子はディジタル・アナログ変換器28の出
力26に接続されている。
切換え回路110は、制御回路150によって制御され、実線
で図示した接続状態と点線で図示した状態を選択的にと
る切換え回路である。その一方の入力端子134には制御
回路150から書込みアドレスWADRが供給され、他方の入
力端子136には制御回路150から読出しアドレスRADRに供
給される。
で図示した接続状態と点線で図示した状態を選択的にと
る切換え回路である。その一方の入力端子134には制御
回路150から書込みアドレスWADRが供給され、他方の入
力端子136には制御回路150から読出しアドレスRADRに供
給される。
同様に切換え回路128は、制御回路150によって制御さ
れ、実線で図示した接続状態と点線で図示した状態を選
択的にとる切換え回路である。その一方の入力端子138
には制御回路150から書込みクロックWCLKが供給され、
他方の入力端子140には制御回路150から読出しクロック
RCLKが供給される。
れ、実線で図示した接続状態と点線で図示した状態を選
択的にとる切換え回路である。その一方の入力端子138
には制御回路150から書込みクロックWCLKが供給され、
他方の入力端子140には制御回路150から読出しクロック
RCLKが供給される。
切り換え回路110および128、及びスイッチ116および20
の各々が、実線で示す接続状態にあるとき、フィールド
メモリ#1が書き込み状態、フィールドメモリ#2が読み出
し状態となり、また、各々が逆の状態にあるときフィー
ルドメモリ#1が読み出し状態、フィールドメモリ#2が書
き込み状態となる。
の各々が、実線で示す接続状態にあるとき、フィールド
メモリ#1が書き込み状態、フィールドメモリ#2が読み出
し状態となり、また、各々が逆の状態にあるときフィー
ルドメモリ#1が読み出し状態、フィールドメモリ#2が書
き込み状態となる。
時間軸修正回路100の各部に供給されるタイミング信号
や制御信号は、第３図に詳細を示す制御回路150によっ
て形成される。制御回路150は、安定した周波数の基準
クロックを発生する基準クロック源152を有し、その発
生する基準クロックが読出し側同期信号発生回路154に
入力される。
や制御信号は、第３図に詳細を示す制御回路150によっ
て形成される。制御回路150は、安定した周波数の基準
クロックを発生する基準クロック源152を有し、その発
生する基準クロックが読出し側同期信号発生回路154に
入力される。
基準クロックは読出し側同期信号発生回路154で分周さ
れ、これによって映像信号の形成に必要な様々な同期信
号が形成される。これらの同期信号は、本装置内の各回
路に供給されるとともに、読出し水平同期信号▲
▲、読出し水平帰線消去信号▲▼、読
出し垂直帰線消去信号▲▼および読出しクロ
ックＲＣＬＫとしてタイミング発生回路156にも供給さ
れる。
れ、これによって映像信号の形成に必要な様々な同期信
号が形成される。これらの同期信号は、本装置内の各回
路に供給されるとともに、読出し水平同期信号▲
▲、読出し水平帰線消去信号▲▼、読
出し垂直帰線消去信号▲▼および読出しクロ
ックＲＣＬＫとしてタイミング発生回路156にも供給さ
れる。
タイミング発生回路156は、これらの読出し用同期信号
と、同期分離回路16から受信する書込み用同期信号に含
まれる書込み水平同期信号▲▼および書込み
水平帰線消去信号▲▼とを受け、それらに基
づいて様々なタイミング信号を発生する回路である。
と、同期分離回路16から受信する書込み用同期信号に含
まれる書込み水平同期信号▲▼および書込み
水平帰線消去信号▲▼とを受け、それらに基
づいて様々なタイミング信号を発生する回路である。
タイミング発生回路156からは、フィールドメモリ#1ま
たは#2の書込み記憶手段位置を指定する書込みアドレス
WADR、およびその読出し記憶位置を指定する読出しアド
レスRADRがそれぞれ発生される。
たは#2の書込み記憶手段位置を指定する書込みアドレス
WADR、およびその読出し記憶位置を指定する読出しアド
レスRADRがそれぞれ発生される。
以上の実施例は、フィールドメモリを用いた場合につい
て述べているが、例えばこれらメモリ#1および#2を各々
２つずつ接続して用いるか、あるいはこれらのメモリ#1
および#2の容量を大きくしてフレームメモリとすれば、
入力映像信号データDINおよび出力映像信号データDOUT
の走査方式の変換を行う場合等に有効である。すなわち
書き込み側が飛び越し走査方式で、読み出し側が非飛び
越し走査方式にする場合、書き込みアドレスWADRおよび
読出しアドレスRADRの生成を書き込みおよび読み出しの
いずれかの側において、１つおきのシーケンシャルとし
たり、連続的なシーケンシャルとするように構成すれば
よい。
て述べているが、例えばこれらメモリ#1および#2を各々
２つずつ接続して用いるか、あるいはこれらのメモリ#1
および#2の容量を大きくしてフレームメモリとすれば、
入力映像信号データDINおよび出力映像信号データDOUT
の走査方式の変換を行う場合等に有効である。すなわち
書き込み側が飛び越し走査方式で、読み出し側が非飛び
越し走査方式にする場合、書き込みアドレスWADRおよび
読出しアドレスRADRの生成を書き込みおよび読み出しの
いずれかの側において、１つおきのシーケンシャルとし
たり、連続的なシーケンシャルとするように構成すれば
よい。
またフィールドメモリ#1または#2のシフトレジスタ104
をそれぞれ、書込み時に入力映像信号DINの画素クロッ
ク周波数で駆動する書込みクロックWCLK、読出し側同期
信号発生回路154から供給された読出しクロックRCLKを
発生する。また、切換えスイッチ116および120，ならび
に切換え回路110および128を切換え動作させるW/R切換
え信号も作成する。
をそれぞれ、書込み時に入力映像信号DINの画素クロッ
ク周波数で駆動する書込みクロックWCLK、読出し側同期
信号発生回路154から供給された読出しクロックRCLKを
発生する。また、切換えスイッチ116および120，ならび
に切換え回路110および128を切換え動作させるW/R切換
え信号も作成する。
これらの信号は、フィールドメモリ#1または#2への映像
信号データDINの書込みに関しては、同期分離回路16か
ら供給される同期信号に基づいて作成され、フィールド
メモリ#1または#2からの映像信号データDOUTの読出しに
関しては、同期信号発生回路154から供給される同期信
号に基づいて作成される。
信号データDINの書込みに関しては、同期分離回路16か
ら供給される同期信号に基づいて作成され、フィールド
メモリ#1または#2からの映像信号データDOUTの読出しに
関しては、同期信号発生回路154から供給される同期信
号に基づいて作成される。
フィールドメモリ#1および#2の書込みと読出しは交互に
行なわれる。すなわち、両者のうちのいずれか一方に入
力映像信号データDINの書込みが行なわれているとき
は、他方から映像信号データの読出しが行なわれ、この
状態が交互に切り換えられる。その書込みと読出しの切
換えは、第４図に示すように本実施例では、読出し側の
帰線消去期間すなわち垂直帰線消去信号▲▼
の低レベル、における書込み側の水平同期信号▲
▼の立上り、すなわち水平映像期間の終了後、シフ
トレジスタのデータをメモリセルに書き込んだ後の水平
帰線消去期間内の時刻t1で行なわれる。
行なわれる。すなわち、両者のうちのいずれか一方に入
力映像信号データDINの書込みが行なわれているとき
は、他方から映像信号データの読出しが行なわれ、この
状態が交互に切り換えられる。その書込みと読出しの切
換えは、第４図に示すように本実施例では、読出し側の
帰線消去期間すなわち垂直帰線消去信号▲▼
の低レベル、における書込み側の水平同期信号▲
▼の立上り、すなわち水平映像期間の終了後、シフ
トレジスタのデータをメモリセルに書き込んだ後の水平
帰線消去期間内の時刻t1で行なわれる。
たとえば、切換え回路110，128が第１図に実線で示され
る接続状態にあり、切換えスイッチ116，120が同図に示
す接続状態にあると、フィールドメモリ#1メモリアレイ
102には切換え回路110の出力端子112から書込みアドレ
スWADRが供給され、そのシフトレジスタ104の初段入力S
Iは入力端子24に接続される。様に、フィールドメモリ#
2のメモリアレイ102には切換え回路110の出力端子114か
ら読出しアドレスRADRが供給され、そのシフトレジスタ
104の最終段出力SOは出力端子26に接続される。これと
ともに、フィールドメモリ#1の各シフトレジスタ104の
クロック端子SCには切換え回路128の出力130から書込み
クロックWCLKが与えられ、フィールドメモリ#2の各シフ
トレジスタ104のクロック端子SCには切換え回路128の出
力132から読出しクロックRCLKが与えられる。
る接続状態にあり、切換えスイッチ116，120が同図に示
す接続状態にあると、フィールドメモリ#1メモリアレイ
102には切換え回路110の出力端子112から書込みアドレ
スWADRが供給され、そのシフトレジスタ104の初段入力S
Iは入力端子24に接続される。様に、フィールドメモリ#
2のメモリアレイ102には切換え回路110の出力端子114か
ら読出しアドレスRADRが供給され、そのシフトレジスタ
104の最終段出力SOは出力端子26に接続される。これと
ともに、フィールドメモリ#1の各シフトレジスタ104の
クロック端子SCには切換え回路128の出力130から書込み
クロックWCLKが与えられ、フィールドメモリ#2の各シフ
トレジスタ104のクロック端子SCには切換え回路128の出
力132から読出しクロックRCLKが与えられる。
これによって、フィールドメモリ#1に入力映像信号デー
タDINが書き込まれ、フィールドメモリ#2からは映像信
号データDOUTが読み出される。その動作タイミングを第
５図に示す。
タDINが書き込まれ、フィールドメモリ#2からは映像信
号データDOUTが読み出される。その動作タイミングを第
５図に示す。
フィールドメモリ#1では、入力映像信号データDINの有
効水平走査期間で各シフトレジスタ104が切換え回路128
の出力端子130から受ける書込みクロックWCLKに応動し
て歩進し、切換えスイッチ116を通して入力映像信号デ
ータDINを順次取り込む。シフトレジスタ104に蓄積され
た１水平走査線の入力映像信号データは、その水平帰線
消去期間内のある範囲において、切換え回路110の出力
端子112から与えられる書込みアドレスWADRで指定され
る各メモリアレイ102の記憶位置に書き込される。
効水平走査期間で各シフトレジスタ104が切換え回路128
の出力端子130から受ける書込みクロックWCLKに応動し
て歩進し、切換えスイッチ116を通して入力映像信号デ
ータDINを順次取り込む。シフトレジスタ104に蓄積され
た１水平走査線の入力映像信号データは、その水平帰線
消去期間内のある範囲において、切換え回路110の出力
端子112から与えられる書込みアドレスWADRで指定され
る各メモリアレイ102の記憶位置に書き込される。
これと並行してフィールドメモリ#2では、同期信号発生
回路154の発生する同期信号で規定される水平帰線消去
期間中において、切換え回路110の出力端子114から与え
られる読出しアドレスRADRで指定される各メモリアレイ
102の記憶位置から１水平走査線の出力映像信号データD
OUTが各シフトレジスタ104に並列に読み出される。各シ
フトレジスタ104は、同期信号発生回路154の発生する同
期信号で規定される有効水平走査期間において、切換え
回路128の出力端子132から受ける読出しクロックRCLKに
応動して歩進し、出力映像信号データDOUTを切換えスイ
ッチ120を通して出力26に順次出力する。
回路154の発生する同期信号で規定される水平帰線消去
期間中において、切換え回路110の出力端子114から与え
られる読出しアドレスRADRで指定される各メモリアレイ
102の記憶位置から１水平走査線の出力映像信号データD
OUTが各シフトレジスタ104に並列に読み出される。各シ
フトレジスタ104は、同期信号発生回路154の発生する同
期信号で規定される有効水平走査期間において、切換え
回路128の出力端子132から受ける読出しクロックRCLKに
応動して歩進し、出力映像信号データDOUTを切換えスイ
ッチ120を通して出力26に順次出力する。
こうしてフィールドメモリ#1への映像信号データDINの
書込み、およびフィールドメモリ#2からの映像信号デー
タDOUTの読出しが水平走査線ごとに順次進行する。同期
信号発回路154の発生する同期信号で規定される読み出
し側垂直帰線消去期間中において、入力映像信号データ
DINの水平映像期間の終了後、そのデータをメモリアレ
イ102に書き込んだ後、すなわち入力側水平同期信号▲
▼の立上り（時刻t1）で、タイミング発生回
路156はW/R切換え信号を発生し、これによってフィール
ドメモリ#1および#2について書込みと読出しの切換えを
行なう。これに応動して切換え回路110，128は、第１図
に点線で示す接続状態になり、切換えスイッチ116，120
は第１図に示すのと反対の接続状態になる。
書込み、およびフィールドメモリ#2からの映像信号デー
タDOUTの読出しが水平走査線ごとに順次進行する。同期
信号発回路154の発生する同期信号で規定される読み出
し側垂直帰線消去期間中において、入力映像信号データ
DINの水平映像期間の終了後、そのデータをメモリアレ
イ102に書き込んだ後、すなわち入力側水平同期信号▲
▼の立上り（時刻t1）で、タイミング発生回
路156はW/R切換え信号を発生し、これによってフィール
ドメモリ#1および#2について書込みと読出しの切換えを
行なう。これに応動して切換え回路110，128は、第１図
に点線で示す接続状態になり、切換えスイッチ116，120
は第１図に示すのと反対の接続状態になる。
そこで、フィールドメモリ#1のメモリアレイ102には切
換え回路110の出力端子112から読出しアドレスRADRが供
給され、そのシフトレジスタ104の最終段出力SOは出力
端子26に接続される。同様に、フィールドメモリ#2のメ
モリアレイ102には切換え回路110の出力端子114から書
込みアドレスWADRが供給され、そのシフトレジスタ104
の初段入力SIは入力端子24に接続される。これととも
に、フィールドメモリ#1の各シフトレジスタ104のクロ
ック端子SCには切換え回路128の出力130から読出しクロ
ックRCLKが与えられ、フィールドメモリ#2の各シフトレ
ジスタ104のクロック端子SCには切換え回路128の出力13
2から書込みクロックWCLKが与えられる。
換え回路110の出力端子112から読出しアドレスRADRが供
給され、そのシフトレジスタ104の最終段出力SOは出力
端子26に接続される。同様に、フィールドメモリ#2のメ
モリアレイ102には切換え回路110の出力端子114から書
込みアドレスWADRが供給され、そのシフトレジスタ104
の初段入力SIは入力端子24に接続される。これととも
に、フィールドメモリ#1の各シフトレジスタ104のクロ
ック端子SCには切換え回路128の出力130から読出しクロ
ックRCLKが与えられ、フィールドメモリ#2の各シフトレ
ジスタ104のクロック端子SCには切換え回路128の出力13
2から書込みクロックWCLKが与えられる。
これによって、フィールドメモリ#2に入力映像信号デー
タDINが書き込まれ、フィールドメモリ#1から映像信号
データDOUTが読み出される。このような動作を交互に順
次繰り返し、時間軸修正回路100からは時間軸の安定し
た映像信号データDOUTが出力される。
タDINが書き込まれ、フィールドメモリ#1から映像信号
データDOUTが読み出される。このような動作を交互に順
次繰り返し、時間軸修正回路100からは時間軸の安定し
た映像信号データDOUTが出力される。
効 果 このように本発明によれば、ジッタを含み得る映像信号
を受信しても、時間軸が安定な映像信号として出力する
ことができる。画像メモリアレイとそれに対応する書込
み、読出し用のシフトレジスタが単一のチップに形成さ
れた集積回路を用いれば、それを制御する制御回路を構
成する処理システムと論理回路ベースで整合性のよい時
間軸修正回路が構成される。したがって、時間軸の安定
化した映像信号を出力できる時間軸修正機能を有する映
像信号回路が提供される。
を受信しても、時間軸が安定な映像信号として出力する
ことができる。画像メモリアレイとそれに対応する書込
み、読出し用のシフトレジスタが単一のチップに形成さ
れた集積回路を用いれば、それを制御する制御回路を構
成する処理システムと論理回路ベースで整合性のよい時
間軸修正回路が構成される。したがって、時間軸の安定
化した映像信号を出力できる時間軸修正機能を有する映
像信号回路が提供される。
第１図は、第２図に示す本発明の実施例における時間軸
修正回路の構成例を示す機能ブロック図、 第２図は、本発明による時間軸修正機能を有する映像信
号回路の実施例を示す概略ブロック図、 第３図は、第２図に示す実施例における制御回路の構成
例を示す機能ブロック図、 第４図および第５図は、第１図および第３図に示す回路
の各部に現われる信号波形を示す波形図である。 主要部分の符号の説明 16……同期分離回路 100……時間軸修正回路 102……メモリアレイ 104……シフトレジスタ 106……集積回路単位（LSI） 110，128……切換え回路 116，120……切換えスイッチ 150……制御回路 152……基準クロック源 156……タイミング発生回路
修正回路の構成例を示す機能ブロック図、 第２図は、本発明による時間軸修正機能を有する映像信
号回路の実施例を示す概略ブロック図、 第３図は、第２図に示す実施例における制御回路の構成
例を示す機能ブロック図、 第４図および第５図は、第１図および第３図に示す回路
の各部に現われる信号波形を示す波形図である。 主要部分の符号の説明 16……同期分離回路 100……時間軸修正回路 102……メモリアレイ 104……シフトレジスタ 106……集積回路単位（LSI） 110，128……切換え回路 116，120……切換えスイッチ 150……制御回路 152……基準クロック源 156……タイミング発生回路
Claims (2)
- 【請求項１】少なくとも１フィールドの映像信号データ
をそれぞれ蓄積する１対の記憶手段と、 該１対の記憶手段のそれぞれに対応して配設され、１単
位の映像信号データを一時的に保持する１対のシフトレ
ジスタ手段と、 入力された映像信号データに同期した第１の同期信号、
および基準クロックに同期した第２の同期信号を発生
し、前記１対の記憶手段の一方を書込み状態に、他方を
読出し状態にしてそれらの状態をそれらの書込み及び読
出しの行なわれていない期間に交互に切り換える制御手
段とを有し、 該制御手段は、前記１対の記憶手段のうち書込み状態に
あるものに対応するシフトレジスタ手段には第１の同期
信号を供給し、該１対の記憶手段のうち読出し状態にあ
るものに対応するシフトレジスタ手段には第２の同期信
号を供給し、 該１対の記憶手段のうち書込み状態にあるものに対応す
るシフトレジスタ手段は、第１の同期信号に応動して１
単位の映像信号データを直列に順次受け、第１の同期信
号により規定される水平帰線消去期間にこれを並列に前
記記憶手段に書き込み、 該１対の記憶手段のうち読出し状態にあるものに対応す
るシフトレジスタ手段は、第２の同期信号により規定さ
れる水平帰線消去期間に該対応する記憶手段から１単位
の映像信号データを並列に読み出し、第２の同期信号に
同期して該読み出した１単位の映像信号データを直列に
順次出力することを特徴とする時間軸修正機能を有する
映像信号回路。 - 【請求項２】特許請求の範囲第１項記載の回路におい
て、前記１対の記憶手段のいずれかと前記シフトレジス
タ手段のうちのそれに対応するものとはそれぞれ、同じ
集積回路単位に搭載されていることを特徴とする映像信
号回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60252012A JPH0620292B2 (ja) | 1985-11-12 | 1985-11-12 | 時間軸修正機能を有する映像信号回路 |
| US06/929,509 US4802025A (en) | 1985-11-12 | 1986-11-12 | Video signal circuit having time base correction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60252012A JPH0620292B2 (ja) | 1985-11-12 | 1985-11-12 | 時間軸修正機能を有する映像信号回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62112485A JPS62112485A (ja) | 1987-05-23 |
| JPH0620292B2 true JPH0620292B2 (ja) | 1994-03-16 |
Family
ID=17231340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60252012A Expired - Lifetime JPH0620292B2 (ja) | 1985-11-12 | 1985-11-12 | 時間軸修正機能を有する映像信号回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4802025A (ja) |
| JP (1) | JPH0620292B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4890165A (en) * | 1987-04-06 | 1989-12-26 | Canon Kabushiki Kaisha | Image pick-up apparatus for producing video signals of high information density in time base direction |
| US5034827A (en) * | 1987-06-30 | 1991-07-23 | Canon Kabushiki Kaisha | Video signal processing apparatus with memory read/write timing related to horizontal scanning period |
| JPH02228888A (ja) * | 1989-03-02 | 1990-09-11 | Canon Inc | ビデオ・メモリ装置 |
| JP2797436B2 (ja) * | 1989-05-31 | 1998-09-17 | ソニー株式会社 | 映像信号処理装置 |
| US5293274A (en) * | 1990-06-11 | 1994-03-08 | Victor Company Of Japna, Ltd. | Timebase axis error compensation apparatus in an information recording/reproduction apparatus |
| JP2995847B2 (ja) * | 1990-10-23 | 1999-12-27 | ソニー株式会社 | 記録再生装置 |
| JPH04188979A (ja) * | 1990-11-21 | 1992-07-07 | Sharp Corp | 映像信号記録装置 |
| US5347322A (en) * | 1991-07-09 | 1994-09-13 | Rebo Research | Video storage and synchronization |
| JPH06261274A (ja) * | 1993-03-04 | 1994-09-16 | Pioneer Electron Corp | ビデオ信号記録再生装置 |
| JPH07130150A (ja) * | 1993-10-29 | 1995-05-19 | Ricoh Co Ltd | 情報機器 |
| JP3319667B2 (ja) * | 1994-12-20 | 2002-09-03 | 松下電器産業株式会社 | 映像フォーマット変換装置 |
| US6836295B1 (en) | 1995-12-07 | 2004-12-28 | J. Carl Cooper | Audio to video timing measurement for MPEG type television systems |
| EP0874368A3 (en) * | 1997-04-25 | 2003-03-19 | Sony Corporation | Information recording apparatus and method, and information reproducing apparatus and method |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5520283B2 (ja) * | 1972-07-05 | 1980-06-02 | ||
| GB1465314A (en) * | 1974-03-16 | 1977-02-23 | Quantel Ltd | Digital time base correctors for television equipment |
| US4018990A (en) * | 1975-02-13 | 1977-04-19 | Consolidated Video Systems, Inc. | Digital video synchronizer |
| JPS52102014A (en) * | 1976-02-24 | 1977-08-26 | Sony Corp | Signal processing apparatus |
| JPS55105806A (en) * | 1979-02-07 | 1980-08-13 | Oki Electric Ind Co Ltd | Data recorder/reproducer |
| JPS5954388A (ja) * | 1982-09-22 | 1984-03-29 | Victor Co Of Japan Ltd | デイジタルビデオ信号再生装置 |
| US4649511A (en) * | 1983-07-25 | 1987-03-10 | General Electric Company | Dynamic memory controller for single-chip microprocessor |
-
1985
- 1985-11-12 JP JP60252012A patent/JPH0620292B2/ja not_active Expired - Lifetime
-
1986
- 1986-11-12 US US06/929,509 patent/US4802025A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62112485A (ja) | 1987-05-23 |
| US4802025A (en) | 1989-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| EXPY | Cancellation because of completion of term |