JPH0425247A - クロックまびき回路 - Google Patents
クロックまびき回路Info
- Publication number
- JPH0425247A JPH0425247A JP2129818A JP12981890A JPH0425247A JP H0425247 A JPH0425247 A JP H0425247A JP 2129818 A JP2129818 A JP 2129818A JP 12981890 A JP12981890 A JP 12981890A JP H0425247 A JPH0425247 A JP H0425247A
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- JP
- Japan
- Prior art keywords
- clock
- flip
- mask
- flop
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 3
- 230000000630 rising effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004804 winding Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロックまびき回路に関し、特に符号化ディジ
タル通信方式に用いられる符号発生器の局部符号発生器
のクロックを位相制御のためにまびくクロックまびき回
路に関する。
タル通信方式に用いられる符号発生器の局部符号発生器
のクロックを位相制御のためにまびくクロックまびき回
路に関する。
符号化通信方式では、復調の際に、受信信号の符号と局
部符号発生器の符号の位相を合わせることが必要である
。このため、はじめ局部符号発生器の符号の位相を任意
の状態にしておいて、同期位相が確保できるまで順次サ
ーチすることが必要である。この際に１局部符号の符号
位相をずらす方法として局部符号発生器の制御クロック
をまびくということが考えられる。
部符号発生器の符号の位相を合わせることが必要である
。このため、はじめ局部符号発生器の符号の位相を任意
の状態にしておいて、同期位相が確保できるまで順次サ
ーチすることが必要である。この際に１局部符号の符号
位相をずらす方法として局部符号発生器の制御クロック
をまびくということが考えられる。
従来は、この制御クロックまびきを実現するために、第
２図で示されるようにタウンカウンタ２５で位相シフト
数をカウントし、セレクタ２７によりクロックまびきの
制御を行うことが考えられていた。
２図で示されるようにタウンカウンタ２５で位相シフト
数をカウントし、セレクタ２７によりクロックまびきの
制御を行うことが考えられていた。
上述した従来のクロックまびき回路は、カウンタのキャ
リーが°゛Ｏ°′で出るというカウンタの特性から、指
定したまびき数よりも１つだけ多くまびいてし味うとい
うことと、クロックをマスクするのにセレクタを用いる
ため、不用意に扱うと不要パルスが生じるという欠点が
ある。
リーが°゛Ｏ°′で出るというカウンタの特性から、指
定したまびき数よりも１つだけ多くまびいてし味うとい
うことと、クロックをマスクするのにセレクタを用いる
ため、不用意に扱うと不要パルスが生じるという欠点が
ある。
本発明のクロックまびき回路は、まびき数を保持するレ
ジスタと、まびき数をカウントダウンするダウンカウン
タと、不要パルスを生成しないようにマスク制御信号を
クロックと同期させるためのフリップフロップと、クロ
ックをマスクするための論理ゲートとを備えて構成され
る。
ジスタと、まびき数をカウントダウンするダウンカウン
タと、不要パルスを生成しないようにマスク制御信号を
クロックと同期させるためのフリップフロップと、クロ
ックをマスクするための論理ゲートとを備えて構成され
る。
また本発明のクロックまびき回路は、マスク開始位置を
１クロック遅延させる構成を有する。
１クロック遅延させる構成を有する。
次に１本発明について図面を参照して説明する。
第１図（Ａ）は１本発明の一実施例の回路図である。第
１図（Ａ＞において、１はＪびき数を保持するレジスタ
としてのフリップフロップ、１２はまびき数をカウント
ダウンするダウンカウンタ、２はまびき開始を指示する
レジスタとしてのフリップフロップ、９はダウンカウン
タ１２のキャリーをクロックに同期してう・ンチするた
めのフリップフロップ、３，４，５．１０はまびき数を
指定された数におさえるためのタイミング補正用フリッ
プフロップ、Ｂ、６，７．１１および１３はそれぞれク
ロックのマスク信号生成用の論理ゲートとしてのＯＲゲ
ート、ＮＡＮＤゲート。
１図（Ａ＞において、１はＪびき数を保持するレジスタ
としてのフリップフロップ、１２はまびき数をカウント
ダウンするダウンカウンタ、２はまびき開始を指示する
レジスタとしてのフリップフロップ、９はダウンカウン
タ１２のキャリーをクロックに同期してう・ンチするた
めのフリップフロップ、３，４，５．１０はまびき数を
指定された数におさえるためのタイミング補正用フリッ
プフロップ、Ｂ、６，７．１１および１３はそれぞれク
ロックのマスク信号生成用の論理ゲートとしてのＯＲゲ
ート、ＮＡＮＤゲート。
ＯＲゲート、ＡＮＤゲートおよびＯＲゲートである。
次に１本実施例の動作について第１図（Ｂ）のタイムチ
ャートを併用しつつ説明する。
ャートを併用しつつ説明する。
いま、フリップフロップ１のまびき数を保持するレジス
タにまびきデータｎビ・ットをセ・ントし。
タにまびきデータｎビ・ットをセ・ントし。
まびき開始を指示するレジスタとしてのフリ・ンフ。
フロップ２に書込み信号としてクロ・ンクと４．ｔｌｌ
Ｅ同期の論理“Ｈ”をセットすると、第１図（Ｂ）の（
ｃ）に示す出力１５が得られるにの出力１５によってフ
リップフロ・ンブ３，４および５（二番よそれぞれ第１
図（Ｂ）の（ｄ）、（ｅ）、（ｆ）４こ示す出力１６．
１７および１８が得られる。出力１８はダウンカウンタ
１２のロード端子（Ｌ）に入力され、またダウンカウン
タ１２のクロック端子には第２図（ｈ）に示すＯＲゲー
ト７の出力２０が供給される。ＯＲゲート７は第１図（
Ｂ）の（ｇ）で示すＮＡＮゲート６の出力１９と第１図
（Ｂ）の（ａ）に示すクロックを入力し出力２０を得る
。
Ｅ同期の論理“Ｈ”をセットすると、第１図（Ｂ）の（
ｃ）に示す出力１５が得られるにの出力１５によってフ
リップフロ・ンブ３，４および５（二番よそれぞれ第１
図（Ｂ）の（ｄ）、（ｅ）、（ｆ）４こ示す出力１６．
１７および１８が得られる。出力１８はダウンカウンタ
１２のロード端子（Ｌ）に入力され、またダウンカウン
タ１２のクロック端子には第２図（ｈ）に示すＯＲゲー
ト７の出力２０が供給される。ＯＲゲート７は第１図（
Ｂ）の（ｇ）で示すＮＡＮゲート６の出力１９と第１図
（Ｂ）の（ａ）に示すクロックを入力し出力２０を得る
。
ダウンカウンタ１２には第１図（Ｂ）の■点までまびき
数がロードされ、■点以降はダウンカウンタ１２は、第
１図（Ｂ）の（ｉ）のカウント値２１に示すようにカウ
ントダウンされ、カウント値が“０°′となったときキ
ャリーがダウンカウンタ１２から出力される。ダウンカ
ウンタ１２の出力するキャリーには、いわゆる構造上ご
みと呼ばれる細い不要パルスが含まれるため、この不要
パルスを除くためにフリップフロップ９でキャリー信号
を一度ラッチして本来のキャリーを得、第２図（ｊ＞に
示すその出力２２によりフリップフロップ１．２をクリ
アする。ここで、クロックをマスクするためのマスク信
号をカウント開始点からクリアのかかるところまでにす
ると、マスク信号はクロック（ｎ＋１＞分の長さとなり
、設定した数より１回だけ多くクロックがまびかれてし
まう。本実施例ではこの問題に対し、マスク開始位置を
１クロック分遅らせて解決している６またクロックのま
びき開始と終了は、マスクの開始終了位置をクロック立
上りに同期させることで不要パルスの発生を防止してい
る。このことは。
数がロードされ、■点以降はダウンカウンタ１２は、第
１図（Ｂ）の（ｉ）のカウント値２１に示すようにカウ
ントダウンされ、カウント値が“０°′となったときキ
ャリーがダウンカウンタ１２から出力される。ダウンカ
ウンタ１２の出力するキャリーには、いわゆる構造上ご
みと呼ばれる細い不要パルスが含まれるため、この不要
パルスを除くためにフリップフロップ９でキャリー信号
を一度ラッチして本来のキャリーを得、第２図（ｊ＞に
示すその出力２２によりフリップフロップ１．２をクリ
アする。ここで、クロックをマスクするためのマスク信
号をカウント開始点からクリアのかかるところまでにす
ると、マスク信号はクロック（ｎ＋１＞分の長さとなり
、設定した数より１回だけ多くクロックがまびかれてし
まう。本実施例ではこの問題に対し、マスク開始位置を
１クロック分遅らせて解決している６またクロックのま
びき開始と終了は、マスクの開始終了位置をクロック立
上りに同期させることで不要パルスの発生を防止してい
る。このことは。
第１図（Ｂ）の（ｋ）の出力２３および（ＪＬ”）の出
力２４に示す如く、フリップフロップ１０の利用によっ
てフリップフロップ５の出力１８を１クロック遅延させ
てこれのＡＮＤゲート１１の１人力とし、ＡＮＤゲート
のもう１つの入力としてフリップフロップ２の出力１５
を供給し、出力２３と立上りの同期した出力２４を得て
、これとクロックの論理和をＯＲゲート１３でとって第
１図（Ｂ）の（ｍ＞に示すまびきクロックとすることに
よって確保される。
力２４に示す如く、フリップフロップ１０の利用によっ
てフリップフロップ５の出力１８を１クロック遅延させ
てこれのＡＮＤゲート１１の１人力とし、ＡＮＤゲート
のもう１つの入力としてフリップフロップ２の出力１５
を供給し、出力２３と立上りの同期した出力２４を得て
、これとクロックの論理和をＯＲゲート１３でとって第
１図（Ｂ）の（ｍ＞に示すまびきクロックとすることに
よって確保される。
以上説明したように本発明は、マスク信号を加エするこ
とによりレジスタにセットした数だけのクロックを正し
くまびくことができ、またマスク信号をクロックの立ち
上りに同期させることにより、まびく際の不要なパルス
を発生させないという効果がある。
とによりレジスタにセットした数だけのクロックを正し
くまびくことができ、またマスク信号をクロックの立ち
上りに同期させることにより、まびく際の不要なパルス
を発生させないという効果がある。
第１図（Ａ）は本発明の一実施例の回路図、第１図（Ｂ
）は第１図（Ａ）の主要信号のタイミングチャート、第
２図は従来のクロックまびき回路の回路図である。 １．２，３，４．５，９．１０・・・フリップフロップ
、６・・・ＮＡＮＤゲート、７．８．１３・・・ＯＲゲ
ート、１１・・・ＡＮＤゲート、１２．２５・・・ダウ
ンタウンタ、１４・・・ＮＯＴゲート、２６・・・状態
保持ブロック、２７・・・セレクタ。
）は第１図（Ａ）の主要信号のタイミングチャート、第
２図は従来のクロックまびき回路の回路図である。 １．２，３，４．５，９．１０・・・フリップフロップ
、６・・・ＮＡＮＤゲート、７．８．１３・・・ＯＲゲ
ート、１１・・・ＡＮＤゲート、１２．２５・・・ダウ
ンタウンタ、１４・・・ＮＯＴゲート、２６・・・状態
保持ブロック、２７・・・セレクタ。
Claims (1)
- 【特許請求の範囲】 １、まびき数を保持するレジスタと、まびき数をカウン
トダウンするダウンカウンタと、不要パルスを生成しな
いようにマスク制御信号をクロックと同期させるための
フリップフロップと、クロックをマスクするための論理
ゲートとを有して成ることを特徴とするクロックまびき
回路。 ２、マスク開始位置を１クロック遅延させることを特徴
とする請求項１記載のクロックまびき回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129818A JPH0425247A (ja) | 1990-05-18 | 1990-05-18 | クロックまびき回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129818A JPH0425247A (ja) | 1990-05-18 | 1990-05-18 | クロックまびき回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0425247A true JPH0425247A (ja) | 1992-01-29 |
Family
ID=15018984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2129818A Pending JPH0425247A (ja) | 1990-05-18 | 1990-05-18 | クロックまびき回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0425247A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005117258A1 (ja) * | 2004-05-26 | 2005-12-08 | Rohm Co., Ltd | システムクロック生成回路 |
| JP2008130757A (ja) * | 2006-11-20 | 2008-06-05 | Daikin Ind Ltd | 電気回路装置 |
-
1990
- 1990-05-18 JP JP2129818A patent/JPH0425247A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005117258A1 (ja) * | 2004-05-26 | 2005-12-08 | Rohm Co., Ltd | システムクロック生成回路 |
| JP2008130757A (ja) * | 2006-11-20 | 2008-06-05 | Daikin Ind Ltd | 電気回路装置 |
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