JPH06318932A

JPH06318932A - クロック乗換え回路

Info

Publication number: JPH06318932A
Application number: JP5106466A
Authority: JP
Inventors: Taku Shirai; 卓白井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-05-07
Filing date: 1993-05-07
Publication date: 1994-11-15

Abstract

(57)【要約】【目的】クロック乗換え時に、データ送信元のクロッ
クとデータ受信先のクロックの立ち上がりが重なった時
に受信先クロックのデータのラッチミスを防止するクロ
ック乗換え回路を得る。【構成】入力データを第１のクロックで保持する第１
の保持部と、第２のクロックで第１の保持部の出力を保
持する第２の保持部と、第２のクロックの反転クロック
で第１の保持部の出力を保持する第３の保持部と、第２
の保持部でラッチミスが生じた時、これを検出する手段
を設けることにより、第２の保持部でラッチミスが生じ
ていない時は第２の保持部の出力を、ラッチミスが生じ
た時は第３の保持部の出力を選択的に出力するように構
成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はクロック乗換え回路に関
し、詳しくは、同期の取れていない回路または装置間で
の情報の授受に関して、情報の送り元の装置の動作クロ
ックから受取先の装置の動作クロックに情報を同期させ
る時のクロック乗換え回路に関する。

【０００２】

【従来の技術】図１９はフリップフロップを用いた従来
のクロック乗換え回路のブロック図である。図におい
て、８９は入力データを第１のクロックによって保持す
る第１のフリップフロップ１、９０は第１のフリップフ
ロップの出力を第２のクロックによって保持する第２の
フリップフロップである。

【０００３】従来のクロック乗換え回路の動作を図２０
を用いて説明する。入力データは、第１のフリップフロ
ップで第１のクロックによってラッチされる。引き続き
第２のフリップフロップで第２のクロックによってラッ
チされる（図２０（ｂ））。第１のクロックと第２のク
ロックは互いに非同期であるため、図２０のように第１
のフリップフロップの出力データの変化期間に第２のフ
リップフロップで第２のクロックによりラッチしようと
すると、セットアップ時間またはホールド時間が足りな
いためにラッチミスが発生し、第２のフリップフロップ
の出力は不定となる（図２０（ｄ））という問題点があ
った。

【０００４】

【発明が解決しようとする課題】本発明は上記のような
問題点を解決するためになされたものであり、後段のク
ロックによるデータのラッチミスを防止するとともに、
簡易な回路構成でクロック乗換え回路を得ることを目的
とする。

【０００５】

【課題を解決するための手段】請求項１の発明に係るク
ロック乗換え回路は、入力データを第１のクロックによ
って保持し出力する第１の保持部と、第２のクロックに
よって該第１の保持部の出力を保持し出力する第２の保
持部と、第２のクロックによって該第２の保持部の出力
を保持し出力する第３の保持部と、第２のクロックの反
転クロックにより該第１の保持部の出力を保持し出力す
る第４の保持部と、該第２の保持部の出力と該第３の保
持部の出力を比較する比較部と、該比較部の出力を第２
のクロックによって保持し出力する第５の保持部と、第
２のクロックによって該第５の保持部の出力を保持し出
力する第６の保持部と、該第５の保持部の出力と該第６
の保持部の出力の論理積をとるＡＮＤゲートと、該ＡＮ
Ｄゲートの出力を第２のクロックにより保持し出力する
第７の保持部と、該第３の保持部と該第７の保持部の時
間合せをする第１の遅延手段と、該第４の保持部と該第
７の保持部の時間合せをする第２の遅延手段と、該第７
の保持部の出力により該第３の保持部の出力と該第４の
保持部の出力とを選択し出力する選択部と、選択部の出
力を第２のクロックにより保持し出力する第７の保持部
とを有するものである。

【０００６】請求項２の発明に係るクロック乗換え回路
は、入力データを第１のクロックによって保持し出力す
る第１の保持部と、第２のクロックによって該第１の保
持部の出力を保持し出力する第２の保持部と、第２のク
ロックによって該第２の保持部の出力を保持し出力する
第３の保持部と、第２のクロックの反転クロックにより
該第１の保持部の出力を保持し出力する第４の保持部
と、該第２の保持部の出力と該第３の保持部の出力とを
比較する比較部と、該比較部の出力により該第２の保持
部の出力と該第４の保持部の出力を選択し出力する選択
部と、該選択部の出力を第２のクロックにより保持し出
力する第５の保持部を有するものである。

【０００７】請求項３の発明に係るクロック乗換え回路
は、入力データを第１のクロックによって保持し出力す
る第１の保持部と、第２のクロックによって該第１の保
持部の出力を保持し出力する第２の保持部と、第２のク
ロックによって該第２の保持部の出力を保持し出力する
第３の保持部と、第２のクロックによって該第３の保持
部の出力を保持し出力する第４の保持部と、第２のクロ
ックによって該第４の保持部の出力を保持し出力する第
５の保持部と、該第２の保持部の出力と該第３の保持部
の出力を比較する比較部と、該比較部の出力を第２のク
ロックによって保持し出力する第６の保持部と、第２の
クロックによって該第６の保持部の出力を保持し出力す
る第７の保持部と、該第６の保持部の出力と該第７の保
持部の出力の論理積をとるＡＮＤゲートと、該ＡＮＤゲ
ートの出力を第２のクロックにより保持し出力する第８
の保持部と、該第８の保持部の出力により該第４の保持
部の出力と該第５の保持部の出力とを選択し出力する選
択部と、選択部の出力を第２のクロックにより保持し出
力する第９の保持部とを有するものである。

【０００８】請求項４の発明に係るクロック乗換え回路
は、入力データを第１のクロックによって保持し出力す
る第１の保持部と、第２のクロックによって該第１の保
持部の出力を保持し出力する第２の保持部と、第２のク
ロックによって該第２の保持部の出力を保持し出力する
第３の保持部と、第２のクロックによって該第３の保持
部の出力を保持し出力する第４の保持部と、該第３の保
持部の出力と該第４の保持部の出力を比較する比較部
と、該比較部の出力により該第２の保持部の出力と該第
３の保持部の出力を選択し出力する選択部と、該選択部
の出力を第２のクロックにより保持し出力する第５の保
持部を有するものである。

【０００９】請求項５の発明に係るクロック乗換え回路
は、入力データを第１のクロックによって保持し出力す
る第１の保持部と、第２のクロックによって該第１の保
持部の出力を保持し出力する第２の保持部と、第２のク
ロックによって該第２の保持部の出力を保持し出力する
第３の保持部と、第２のクロックによって該第３の保持
部の出力を保持し出力する第４の保持部と、該第３の保
持部の出力と該第４の保持部の出力を比較する比較部
と、該比較部の出力を２分の１に分周する分周部と、該
分周部の出力と、第２のクロックとの論理積をとるＡＮ
Ｄゲートと、該ＡＮＤゲートの出力により該第３の保持
部の出力と該第４の保持部の出力を選択し出力する選択
部と、該選択部の出力を第２のクロックにより保持し出
力する第５の保持部を有するものである。

【００１０】請求項６の発明に係るクロック乗換え回路
は、入力データを第１のクロックによって保持し出力す
る第１の保持部と、第２のクロックによって該第１の保
持部の出力を保持し出力する第２の保持部と、第２のク
ロックによって該第２の保持部の出力を保持し出力する
第３の保持部と、第２のクロックによって該第３の保持
部の出力を保持し出力する第４の保持部と、該第２の保
持部の出力と該第３の保持部の出力を比較する第１の比
較部と、該第３の保持部の出力と該第４の保持部の出力
を比較する第２の比較部と、該一第の比較部の出力と該
第２の比較部の出力との論理積をとるＡＮＤゲートと、
該ＡＮＤゲートの出力を第２のクロックにより保持し出
力する第５の保持部と、該第５の保持部の出力により、
該第３の保持部の出力と該第４の保持部の出力を選択し
出力する選択部と、該選択部の出力を第２のクロックに
より保持し出力する第６の保持部を有するものである。

【００１１】請求項７の発明に係るクロック乗換え回路
は、入力データは第１のクロックにより第１の保持部で
保持される。そして第１のクロックを第２のクロックに
より保持する第２の保持部の出力と、第１のクロックを
第２のクロックの反転クロックにより保持する第３の保
持部の出力の論理積をとり、これを第４の保持部のクロ
ックとして第１の保持部の出力を保持し出力するもので
ある。

【００１２】請求項８の発明に係るクロック乗換え回路
は、入力データを第１のクロックによって保持し出力す
る第１の保持部と、第２のクロックに一定時間の遅延を
与える遅延部と、該遅延部の出力を第２のクロックによ
り保持し出力する第２の保持部と、該第２の保持部の出
力により該第１の保持部の出力を保持し出力する第３の
保持部と、該第２の保持部の出力により該第３の保持部
の出力を保持し出力する第４の保持部と、該第２の保持
部の出力により該第４の保持部の出力を保持し出力する
第５の保持部と、第１のクロックを第２のクロックによ
り保持し出力する第６の保持部と、第２のクロックによ
り該第６の保持部の出力を保持し出力する第７の保持部
と、該第６の保持部の出力と該第７の保持部の出力との
排他的論理和をとるＥＸＯＲゲートと、第２のクロック
により該ＥＸＯＲゲートの出力を保持支出力する第８の
保持部と、第２のクロックにより該第８の保持部の出力
を保持し出力する第９の保持部と、該第８の保持部の出
力と該第９の保持部の出力との論理積をとるＡＮＤゲー
トと、第２のクロックの反転クロックにより該ＡＮＤゲ
ートの出力を保持支出力する第１０の保持部と、該第１
０の保持部の出力と、第２のクロックとの論理積をとる
ＡＮＤゲートと、該ＡＮＤゲートの出力により、該第５
の保持部の出力を保持し出力する第１１の保持部と、第
２のクロックにより該第１１の保持部の出力を保持し出
力する第１２の保持部とを有するものである。

【００１３】

【作用】請求項１の発明においては、第１のクロックに
より保持された入力データは第２のクロックにより保持
され、更にもう一度第２のクロックにより保持される。
この二つの保持部の出力は比較部で比較され、２クロッ
クにわたって不一致ならばラッチミスが発生したと判断
する。比較部の出力よりセレクタの制御信号を構成し、
ラッチミスが発生した場合には、第１のクロックにより
保持された入力データを第２のクロックの反転クロック
により保持されたデータで置き換える。

【００１４】請求項２の発明においては、第１のクロッ
クにより保持された入力データは第２のクロックにより
保持され、更にもう一度第２のクロックにより保持され
る。この二つの保持部の出力を比較部で比較し、不一致
ならばラッチミスが発生したと判断される。比較部の出
力をセレクタの制御信号とし、ラッチミスが発生した場
合には、第１のクロックにより保持された入力データ
を、第２のクロックの反転クロックにより保持したデー
タで置き換える。

【００１５】請求項３の発明においては、第１のクロッ
クにより第１の保持部で保持された入力データは第２の
クロックにより第２の保持部で保持される。さらに、第
２のクロックにより第２の保持部の出力が第３の保持部
により保持される。さらに、第２のクロックにより第３
の保持部の出力が第４の保持部により保持される。さら
に、第２のクロックにより第４の保持部の出力が第５の
保持部により保持される。第２、第３の保持部の出力を
比較部で比較し、２クロックにわたって不一致ならばラ
ッチミスが発生したことになる。比較部の出力よりセレ
クタの制御信号を構成し、ラッチミスが発生した場合に
は、第５の保持部の出力の代りに第４の出力の保持部の
出力を選択する。

【００１６】請求項４の発明においては、第１のクロッ
クにより第１の保持部で保持された入力データは第２の
クロックにより第２の保持部で保持される。さらに、第
２のクロックにより第２の保持部の出力が第３の保持部
により保持される。さらに、第２のクロックにより第３
の保持部の出力が第４の保持部により保持される。第
３、第４の保持部の出力を比較部で比較し、不一致なら
ばラッチミスが発生したと判断する。比較部の出力をセ
レクタの制御信号とし、ラッチミスが発生した判断され
た場合には、第３の保持部の出力の代りに第２の出力の
保持部の出力を選択する。

【００１７】請求項５の発明においては、第１のクロッ
クにより第１の保持部で保持された入力データは第２の
クロックにより第２の保持部で保持される。さらに、第
２のクロックにより第２の保持部の出力が第３の保持部
により保持される。さらに、第２のクロックにより第３
の保持部の出力が第４の保持部により保持される。第
２、第３の保持部の出力を比較部で比較し、２クロック
にわたって不一致ならばラッチミスが発生したことにな
る。比較部の出力よりセレクタの制御信号を構成し、ラ
ッチミスが発生した場合には、第３の保持部の出力の代
りに第４の出力の保持部の出力を選択する。

【００１８】請求項６の発明においては、第１のクロッ
クにより第１の保持部で保持された入力データは第２の
クロックにより第２の保持部で保持される。さらに、第
２のクロックにより第２の保持部の出力が第３の保持部
により保持される。さらに、第２のクロックにより第３
の保持部の出力が第４の保持部により保持される。第
２、第３の保持部の出力を比較部で比較し、２クロック
にわたって不一致ならばラッチミスが発生したことにな
る。さらに第３の保持部の出力と第４の保持部の出力に
ついても比較を行い、二つの比較部の出力よりセレクタ
の制御信号を構成し、ラッチミスが発生した場合には、
第３の保持部の出力の代りに第４の出力の保持部の出力
を選択する。

【００１９】請求項７の発明においては、第２のクロッ
クと第１のクロックの立ち上がりが重なった場合でも、
また第２のクロックの反転クロックと第１のクロックの
立ち上がりが重なった場合でも、第１のクロックを第２
のクロックにより保持したものと、第１のクロックを第
２のクロックの反転クロックで保持したものの論理積を
とった信号をクロックとして用いることにより、クロッ
クの立ち上がりの重なった時点より遅れたタイミングで
第１のクロックにより保持されたデータを保持する。

【００２０】請求項８の発明においては、第１のクロッ
クと第２のクロックとの立ち上がりが一致した時、一致
した立ち上がりがマスクされたクロックにより、入力デ
ータを第２のクロックで保持したデータを保持すること
により、ラッチミスを回避する。

【００２１】

【実施例】

実施例１．図１は本発明の一実施例によるクロック乗換
え回路を示すブロック図である。図において、１は入力
データを第１のクロックによって保持するフリップフロ
ップ、２は第２のクロックの位相を反転するインバー
タ、３はフリップフロップ２の出力を第２のクロックに
よって保持するフリップフロップ、４はフリップフロッ
プ３の出力を第２のクロックによって保持する即ち１ク
ロック遅延させるフリップフロップ、７はフリップフロ
ップ１の出力を第２のクロックの反転クロックによって
保持するフリップフロップ、１１はフリップフロップ３
とフリップフロップ４の出力を比較し、等しい時はＬ、
異なる時はＨを出力するコンパレータ、１２はコンパレ
ータ１１の出力を第２のクロックによって保持するフリ
ップフロップ、１３はフリップフロップ１２の出力を第
２のクロックによって保持する、即ち１クロック遅延さ
せるフリップフロップ、１４はフリップフロップ１２、
フリップフロップ１３の論理積をとるＡＮＤゲート、１
５はＡＮＤゲート１４の出力を第２のクロックによって
保持するフリップフロップ、１００はフリップフロップ
４の出力とフリップフロップ１５の出力との時間合せを
する遅延手段、２００はフリップフロップ７の出力とフ
リップフロップ１５の出力との時間合せをする遅延手
段、１６はフリップフロップ１５の出力に応じて、遅延
手段１００と遅延手段２００の出力を切り替えるセレク
タ、１７はセレクタ１６の出力を第２のクロックによっ
て保持するフリップフロップである。

【００２２】次に、上記実施例のクロック乗換え動作を
図２を用いて説明する。まずフリップフロップ３でラッ
チミスを起している場合について説明する。フリップフ
ロップ１で第１のクロック（以下、ＣＬＫ１という）に
よってラッチされたデータは（図２（ｄ））、フリップ
フロップ３で第２のクロック（以下、ＣＬＫ２という）
により（図２（ｅ））、そしてフリップフロップ７で第
２のクロックの反転クロック（以下、反転ＣＬＫ２とい
う）によりラッチされる（図２（ｇ））。この時、フリ
ップフロップ３でラッチミスが生じた、即ちフリップフ
ロップ３の出力は不定であるとする（図２（ｅ））。次
に、コンパレータ１１でフリップフロップ３、フリップ
フロップ４の出力が比較され、二つのフリップフロップ
出力の値が一致していればＬ、そうでなければＨが出力
される。この場合、フリップフロップ３、フリップフロ
ップ４で出力が不定となる２クロックの間、コンパレー
タ１１の出力はＨとなる（図２（ｊ））。コンパレータ
１１出力をフリップフロップ１２、フリップフロップ１
３でラッチし、ＡＮＤゲート１４でこれらの出力の論理
積をとると図２（ｍ）のようになり、１クロックの間Ｈ
となる。ＡＮＤゲート１４出力をＣＬＫ２でラッチし、
これをセレクタ１６のセレクト信号として用いる（図２
（ｎ））。セレクタ１６の入力信号が不定となる期間
と、セレクト信号がＨになる期間との時間合せをするた
めに、遅延手段を用いる。例えば、フリップフロップ４
の出力信号をフリップフロップ５、フリップフロップ６
でＣＬＫ２によりラッチし、またフリップフロフロップ
７の出力信号をフリップフロップ８、フリップフロップ
９で反転ＣＬＫ２によりラッチし更にフリップフロップ
１０でＣＬＫ２により１回ラッチすることで実現でき
る。そして、セレクト信号がＬの時はフリップフロップ
６の出力を、Ｈの時はフリップフロップ１０の出力を選
択する（図２（ｑ））。最後にセレクタ１６の出力をＣ
ＬＫ２でラッチし出力する（図２（ｒ））。

【００２３】上記実施例ではフリップフロップ４、フリ
ップフロップ７、フリップフロップ１５の出力の時間を
合わせるために、フリップフロップ５、フリップフロッ
プ６、フリップフロップ８、フリップフロップ９、ｆｆ
１０を用いているが、時間合わせのできるものならば他
の遅延手段を用いてもよいことはいうまでもない。

【００２４】実施例２．図３は本発明の第２の実施例を
示すブロック図である。図において、１８は入力データ
を第１のクロックによって保持するフリップフロップ、
１９は第２のクロックの位相を反転するインバータ、２
０はフリップフロップ１８の出力を第２のクロックによ
って保持するフリップフップ、２１はフリップフロップ
１８の出力を第２のクロックの反転クロックによって保
持するフリップフロップ、２２はフリップフロップ１８
の出力を第２のクロックの反転クロックによって保持す
るフリップフロップ、２３はフリップフロップ２０とフ
リップフロップ２２の出力を比較し、等しい時はＬ、異
なる時はＨを出力するコンパレータ、２４はコンパレー
タ２３の出力に応じて、フリップフロップ２０とフリッ
プフロップ２１の出力を切り替えるセレクタである、２
５はセレクタ２４の出力を第２のクロックによって保持
するフリップフロップである。

【００２５】次に、上記実施例のクロック乗換え動作を
図４を用いて説明する。フリップフロップ１８で第１の
クロック（以下、ＣＬＫ１という）によってラッチされ
たデータ（図４（ｂ））は、フリップフロップ２０で第
２のクロック（以下、ＣＬＫ２という）により（図４
（ｅ））、そしてフリップフロップ２１で第２のクロッ
クの反転クロック（以下、反転ＣＬＫ２という）により
ラッチされる（図４（ｇ））。この時、フリップフロッ
プ２０でラッチミスが生じた、即ちフリップフロップ２
０の出力は不定であるとする（図４（ｅ））。フリップ
フロップ２０のラッチ出力はフリップフロップ２２でＣ
ＬＫ２によりラッチされる、即ち１クロック遅延される
（図４（ｆ））。次に、コンパレータ２３でフリップフ
ロップ２０、フリップフロップ２２の出力が比較され、
二つのフリップフロップ出力の値が一致していればＬ、
そうでなければＨが出力される。この場合、フリップフ
ロップ２０、フリップフロップ２２で出力が不定となる
２クロックの間はコンパレータ２３の出力はＨとなる
（図４（ｈ））。このコンパレータ２３の出力をセレク
タ２４のセレクト信号とする。セレクタ２４信号がＨの
時は、フリップフロップ２０の出力が、Ｌの時はフリッ
プフロップ２１の出力信号が選択され、セレクタ２４の
出力は図４（ｉ）のようになる。したがって、ｔ6 ＜ｔ1−（ｔ2＋ｔ3＋ｔ5）ｔ7 ＜ｔ2＋ｔ4 のような関係を満たすとき、フリップフロップ２５でラ
ッチミスは起らず正しく動作する（図４（ｊ））。ただ
し、ｔ1 ：ＣＬＫ２で１クロック期間のＨとなる時間ｔ2 ：フリップフロップの伝搬遅延ｔ3 ：コンパレータの伝搬遅延ｔ4 ：セレクタ２４の伝搬遅延（入力→出力）ｔ5 ：セレクタ２４の伝搬遅延（セレクト信号→出力）ｔ6 ：フリップフロップのセットアップタイムｔ7 ：フリップフロップのホールドタイムである。

【００２６】実施例３．図５は本発明の一実施例による
クロック乗換え回路をを示すブロック図である。図にお
いて、２６は入力データを第１のクロックによって保持
するフリップフロップ、２７はフリップフロップ２６の
出力を第２のクロックによって保持するフリップフロッ
プ、２８はフリップフロップ２７の出力を第２のクロッ
クによって保持する即ち１クロック遅延させるフリップ
フロップ、２９はフリップフロップ２８の出力を第２の
クロックによって保持する即ち１クロック遅延させるフ
リップフロップ、３０はフリップフロップ２９の出力を
第２のクロックによって保持する即ち１クロック遅延さ
せるフリップフロップ、３１はフリップフロップ２７と
フリップフロップ２８の出力を比較し、等しい時はＬ、
異なる時はＨを出力するコンパレータ、３２はコンパレ
ータ３１の出力を第２のクロックによって保持するフリ
ップフロップ、３３はフリップフロップ３２の出力を第
２のクロックによって保持する、即ち１クロック遅延さ
せるフリップフロップ、３４はフリップフロップ３２、
フリップフロップ３３の論理積をとるＡＮＤゲート、３
５はＡＮＤゲート３４の出力を第２のクロックによって
保持するフリップフロップ、３６はフリップフロップ３
５の出力に応じて、フリップフロップ２９とフリップフ
ロップ３０の出力を切り替えるセレクタ、３７はセレク
タ３６の出力を第２のクロックによって保持するフリッ
プフロップである。

【００２７】次に、上記実施例のクロック乗換え動作を
図６を用いて説明する。フリップフロップ２６で第１の
クロック（以下、ＣＬＫ１という）によってラッチされ
たデータは（図６（ｃ））、フリップフロップ２７で第
２のクロック（以下、ＣＬＫ２という）によりラッチさ
れる。この時、ラッチミスが生じたとする、即ちフリッ
プフロップ２７の出力は不定であるとする（図６
（ｄ））。フリップフロップ２７のラッチ出力はフリッ
プフロップ２８でＣＬＫ２によりラッチされる、即ち１
クロック遅延される（図６（ｅ））。さらに、フリップ
フロップ２８のラッチ出力はフリップフロップ２９で
（図６（ｌ））、フリップフロップ２９のラッチ出力は
フリップフロップ３０で（図６（ｋ））、いずれもＣＬ
Ｋ２によりラッチされる、即ちそれぞれ１クロックずつ
遅延される。次に、コンパレータ３１でフリップフロッ
プ２７、フリップフロップ２８の出力が比較され、二つ
のフリップフロップ出力の値が一致していればＬ、そう
でなければＨが出力される。この場合、フリップフロッ
プ２７、フリップフロップ２８で出力が不定となる２ク
ロックの間、コンパレータ３１の出力はＨとなる（図６
（ｆ））。コンパレータ３１出力をフリップフロップ３
２、フリップフロップ３３でラッチし、ＡＮＤゲート３
４でこれらの出力の論理積をとると図６（ｉ）のように
なり、１クロックの間Ｈとなる。ＡＮＤゲート３４の出
力をＣＬＫ２でラッチし、これをセレクタ３６のセレク
ト信号として用いる（図６（ｊ））。セレクト信号がＬ
の時はフリップフロップ３０を、Ｈの時はフリップフロ
ップ２９を選択すると図６（ｍ）のようになる。そし
て、セレクタ３６の出力をＣＬＫ２でラッチし出力する
（図６（ｎ））。

【００２８】実施例４．図７は本発明の第４の実施例に
よるクロック乗換え回路を示すブロック図である。図に
おいて、３８は入力データを第１のクロックによって保
持するフリップフロップ、３９はフリップフロップ３８
の出力を第２のクロックによって保持するフリップフッ
プ、４０はフリップフロップ３９の出力を第２のクロッ
クによって保持するフリップフップ、４１はフリップフ
ロップ４０の出力を第２のクロックによって保持するフ
リップフップ、４２はフリップフロップ４０とフリップ
フロップ４１の出力を比較し、等しい時はＬ、異なる時
はＨを出力するコンパレータ、４３はコンパレータ４２
の出力に応じて、フリップフロップ３９とフリップフロ
ップ４０の出力を切り替えるセレクタである、４４はセ
レクタ４３の出力を第２のクロックによって保持するフ
リップフロップである。

【００２９】次に、上記実施例のクロック乗換え動作を
図８を用いて説明する。まず、フリップフロップ３９で
ラッチミスを起している場合について説明する。フリッ
プフロップ３８で第１のクロック（ＣＬＫ１とする）に
よってラッチされたデータは（図８（ｂ））、フリップ
フロップ３９で第のクロック（ＣＬＫ２とする）により
ラッチされる。この時フリップフロップ３９でラッチミ
スが生じた、即ちフリップフロップ３９の出力は不定で
あるとする（図８（ｄ））。フリップフロップ３９のラ
ッチ出力はフリップフロップ４０でＣＬＫ２によりラッ
チされる、即ち１クロック遅延される（図８（ｅ））。
さらに、フリップフロップ４０のラッチ出力はフリップ
フロップ４１でＣＬＫ２によりラッチされる、即ちもう
１クロック遅延される（図８（ｆ））。次に、コンパレ
ータ４２でフリップフロップ４０、フリップフロップ４
１の出力が比較され、二つのフリップフロップ出力の値
が一致していればＬ、そうでなければＨが出力される。
この場合、フリップフロップ４０、フリップフロップ４
１で出力が不定となる２クロックの間はコンパレータ４
２の出力はＨとなる（図８（ｇ））。このコンパレータ
４２の出力をセレクタ４３のセレクト信号とする。セレ
クタ４３の信号がＨの時は、フリップフロップ３９出力
が、Ｌの時はフリップフロップ４０の出力信号が選択さ
れ、セレクタ４３の出力は図８（ｈ）のようになる。最
後にセレクタ４３の出力をクロック２によりラッチし出
力する（図８（ｉ））。

【００３０】実施例５．図９は本発明の第５の実施例に
よるクロック乗換え回路を示すブロック図である。図に
おいて、４５は入力データを第１のクロックによって保
持するフリップフロップ、４６はフリップフロップ４５
の出力を第２のクロックによって保持するフリップフロ
ップ、４７はフリップフロップ４６の出力を第２のクロ
ックによって保持する、即ち１クロック遅延させるフリ
ップフロップ、４８はフリップフロップ４６とフリップ
フロップ４７の出力を比較し、等しい時はＬ、異なる時
はＨを出力するコンパレータ、４９はＣＬＫ２を２分の
１に分周するＴフリップフロップ、５０はコンパレータ
４８の出力とＴフリップフロップ４９の出力の論理積を
とるＡＮＤゲート、５１はＡＮＤゲート５０の出力を第
２のクロックによって保持するフリップフロップ、５２
はフリップフロップ５１の出力に応じて、フリップフロ
ップ４６とフリップフロップ４７の出力を切り替えるセ
レクタ、４８はセレクタ４７の出力を第２のクロックに
よって保持するフリップフロップである。

【００３１】次に、上記実施例のクロック乗換え動作を
図１０を用いて説明する。フリップフロップ４５で第１
のクロック（以下、ＣＬＫ１という）によってラッチさ
れたデータは（図１０（ｂ））、フリップフロップ４６
で第２のクロック（以下、ＣＬＫ２という）によりラッ
チされる。この時、ラッチミスが生じたとする、即ちフ
リップフロップ４６の出力は不定であるとする（図１０
（ｄ））。フリップフロップ４６のラッチ出力はフリッ
プフロップ４７でＣＬＫ２によりラッチされる、即ち１
クロック遅延される（図１０（ｅ））。次に、コンパレ
ータ４８でフリップフロップ４６、フリップフロップ４
７の出力が比較され、二つのフリップフロップ出力の値
が一致していればＬ、そうでなければＨが出力される。
この場合、フリップフロップ４６、フリップフロップ４
７で出力が不定となる２クロックの間、コンパレータ４
８の出力はＨとなる（図１０（ｆ））。ＣＬＫ２をＴフ
リップフロップ４９で２分の１に分周し（図１０
（ｇ））、ＡＮＤゲート５０でコンパレータ４８とＴフ
リップフロップ出力との論理積をとると図１０（ｈ）の
ようになる。ＡＮＤゲート５０の出力をＣＬＫ２でラッ
チし、これをセレクタ５２のセレクト信号として用いる
（図１０（ｉ））。セレクト信号がＬの時はフリップフ
ロップ４６を、Ｈの時はフリップフロップ４７を選択す
ると図１０（ｊ）のようになる。そして、セレクタ５２
の出力をＣＬＫ２でラッチし出力する（図１０
（ｋ））。

【００３２】実施例６．図１１は本発明の第６の実施例
によるクロック乗換え回路を示すブロック図である。図
において、５４は入力データを第１のクロックによって
保持するフリップフロップ、５５はフリップフロップ５
４の出力を第２のクロックによって保持するフリップフ
ロップ、５６はフリップフロップ５５の出力を第２のク
ロックによって保持する即ち１クロック遅延させるフリ
ップフロップ、５７はフリップフロップ５６の出力を第
２のクロックによって保持する、即ち１クロック遅延さ
せるフリップフロップ、５８はフリップフロップ５５と
フリップフロップ５６の出力を比較し、等しい時はＬ、
異なる時はＨを出力するコンパレータ、５９はフリップ
フロップ５６とフリップフロップ５７の出力を比較し、
等しい時はＬ、異なる時はＨを出力するコンパレータ、
６０はコンパレータ５８とコンパレータ５９の論理積を
とるＡＮＤゲート、６１はＡＮＤゲート６０の出力を第
２のクロックによって保持するフリップフロップ、６２
はフリップフロップ６１の出力に応じて、フリップフロ
ップ５６とフリップフロップ５７の出力を切り替えるセ
レクタ、６３はセレクタ６２の出力を第２のクロックに
よって保持するフリップフロップである。

【００３３】次に、上記実施例のクロック乗換え動作を
図１２を用いて説明する。フリップフロップ５４で第１
のクロック（以下、ＣＬＫ１という）によってラッチさ
れたデータは（図１２（ｃ））、フリップフロップ５５
で第２のクロック（以下、ＣＬＫ２という）によりラッ
チされる。この時、ラッチミスが生じたとする、即ちフ
リップフロップ５５の出力は不定であるとする（図１２
（ｄ））。フリップフロップ５５のラッチ出力はフリッ
プフロップ５６でＣＬＫ２によりラッチされる、即ち１
クロック遅延される（図１２（ｅ））。さらに、フリッ
プフロップ５６のラッチ出力はフリップフロップ５７で
ＣＬＫ２によりラッチされる、即ち１クロック遅延され
る（図１２（ｆ））。次に、コンパレータ５８でフリッ
プフロップ５５、フリップフロップ５６の出力が比較さ
れ、二つのフリップフロップ出力の値が一致していれば
Ｌ、そうでなければＨが出力される。同様にコンパレー
タ５９でフリップフロップ５６、フリップフロップ５７
の出力が比較され、二つのフリップフロップ出力の値が
一致していればＬ、そうでなければＨが出力される。こ
の場合、フリップフロップ５６、フリップフロップ５７
で出力が不定となる２クロックの間、コンパレータ５８
の出力はＨとなり（図１２（ｇ））、フリップフロップ
５６、フリップフロップ５７で出力が不定となる２クロ
ックの間、コンパレータ５８の出力はＨとなる（図１２
（ｈ））。ＡＮＤゲート６０でコンパレータ５８とコン
パレータ５９の出力の論理積をとると図１２（ｉ）のよ
うになり、１クロックの間Ｈとなる。ＡＮＤゲート６０
の出力をＣＬＫ２でラッチし、これをセレクタ６２のセ
レクト信号として用いる（図１２（ｊ））。セレクト信
号がＬの時はフリップフロップ５６を、Ｈの時はフリッ
プフロップ５７を選択すると図１２（ｌ）のようにな
る。そしてセレクタ６２の出力をＣＬＫ２でラッチし出
力する（図１２（ｍ））。

【００３４】実施例７．図１３は本発明の第７の実施例
によるクロック乗換え回路を示すブロック図である。図
において、６４は入力データを第１のクロックによって
保持するフリップフロップ、６５は第２のクロックの位
相を反転させるインバータ、６７は第１のクロックを第
２のクロックによって保持するフリップフロップ、６６
は第１のクロックを第２のクロックの反転クロックによ
って保持するフリップフロップ、６８はフリップフロッ
プ６７とフリップフロップ６６の論理積をとるＡＮＤゲ
ート６８、６９はＡＮＤゲートの出力により、フリップ
フロップ６４の出力保持するフリップフロップ、７０は
フリップフロップ６９の出力を第２のクロックによって
保持するフリップフロップである。

【００３５】次に上記実施例のクロック乗換え動作を図
１４を用いて説明する。第１のクロック（以下、ＣＬＫ
１という）は、フリップフロップ６７で第２のクロック
（以下、ＣＬＫ２という）の立ち上がりのタイミングで
保持される（図１４（ｅ））。また、フリップフロップ
６６で第２のクロックの反転クロック（以下、反転ＣＬ
Ｋ２という）の立ち上がりのタイミングで保持される
（図１４（ｆ））。この時、図１４（ａ）および（ｃ）
のようにＣＬＫ１とＣＬＫ２の立ち上がりが重なったと
する。そして、フリップフロップ６７の出力がＨとなっ
たとする（図１４（ｅ））。この場合、フリップフロッ
プ６７の出力をクロックとしてフリップフロップ６４の
出力をフリップフロップ６９で保持したとすれば、該ク
ロックはフリップフロップ６４の出力の変化点で立ち上
がるためにラッチミスを起す可能性が有る。このラッチ
ミスを防ぐためにフリップフロップ６９に印加するクロ
ックを、ＡＮＤゲート６８を用いてフリップフロップ６
７の保持しているデータと、フリップフロップ６６の保
持しているデータとの論理積をとることにより構成する
（図１４（ｇ））。以上の方法で構成したクロックを用
いるとフリップフロップ６９に印加されるクロックの立
ち上がりが半クロック程遅れるためにフリップフロップ
６９においてラッチミスを防ぐことができる（図１４
（ｈ））。最後にフリップフロップ６９の出力をＣＬＫ
２によりラッチして出力する（図１４（ｉ））。

【００３６】また、フリップフロップ６７の出力がＬと
なった時は、ＡＮＤゲート６８の出力は図１５（ｇ）の
ようになり、この場合もフリップフロップ６９に印加さ
れるクロックの立ち上がりとフリップフロップ６４の出
力の変化点が一致することはなく、ラッチミスは生じな
い。

【００３７】実施例８．図１６は本発明の第８の実施例
によるクロック乗換え回路を示すブロック図である。図
において、５２は入力データを第１のクロック（以下、
ＣＬＫ１という）によって保持するフリップフロップ、
５３は、第２のクロック（以下、ＣＬＫ２という）に一
定時間の遅延を与える遅延素子、５４は遅延素子の出力
をＣＬＫ２によりラッチするフリップフロップ（フリッ
プフロップ５４の出力を以下、ＣＬＫ２’という）、５
５はフリップフロップ５２の出力をＣＬＫ２’によって
保持する、即ち１クロック遅延させるフリップフロッ
プ、５６はフリップフロップ５２の出力をＣＬＫ２’に
よって保持する、即ち１クロック遅延させるフリップフ
ロップ、５７はフリップフロップ５６の出力をＣＬＫ
２’によって保持する、即ち１クロック遅延させるフリ
ップフロップ、５８は第１のクロックを第２のクロック
によって保持するフリップフロップ、５９はフリップフ
ロップ５８の出力を第２のクロックによって保持するフ
リップフロップ、６０はフリップフロップ５８とフリッ
プフロップ５９の排他的論理和をとるＥＸＯＲゲート、
６１はＥＸＯＲゲート６０の出力を第２のクロックによ
って保持するフリップフロップ、６２はフリップフロッ
プ６１の出力を第２のクロックによって保持するフリッ
プフロップ、６３はフリップフロップ６１とフリップフ
ロップ６２の論理積をとるＡＮＤゲート、６４は第２の
クロックの位相を反転するインバータ、６５はＡＮＤゲ
ート６３の出力を第２のクロックの反転クロックによっ
て保持するフリップフロップ、６６はフリップフロップ
６５とＣＬＫ２との論理積をとるＡＮＤゲート、６７は
ＡＮＤゲート６６の出力によりフリップフロップ５７の
出力をラッチするフリップフロップ、６８はフリップフ
ロップ６７の出力をＣＬＫ２によりラッチするフリップ
フロップである。

【００３８】次に、上記実施例のクロック乗換え動作を
図１７を用いて説明する。遅延素子５３によって一定時
間の遅延を被った第２のクロック（以下、ＣＬＫ２とい
う）は、フリップフロップ５４でＣＬＫ２によりラッチ
される、即ちフリップフロップのクロックの立ち上がり
から出力までの伝搬遅延に等しい時間（＝ｔpdとする）
の遅延を被ることになる（図１７（ｄ））。このフリッ
プフロップ５４の出力をＣＬＫ２’とする。入力データ
はまずフリップフロップ５２で第１のクロック（以下、
ＣＬＫ１という）によりラッチされ（図１７（ｂ））、
その出力がフリップフロップ５５でＣＬＫ２’によりラ
ッチされる、即ち１クロック遅延される（図１７
（ｍ））。さらに、フリップフロップ５５の出力がフリ
ップフロップ５６で（図１７（ｎ））、フリップフロッ
プ５６の出力がフリップフロップ５７で（図１７
（ｏ））、いずれもＣＬＫ２’によりラッチされる。ま
た、ＣＬＫ１は、フリップフロップ５８においてＣＬＫ
２の立ち上がりのタイミングでラッチされる（図１７
（ｅ））。この時、ＣＬＫ１とＣＬＫ２の立ち上がりが
重なっているので、ＣＬＫ１よりｔpd遅れて出力される
フリップフロップ５２の出力を、ＣＬＫ２よりｔpd遅れ
ているＣＬＫ２’によりラッチしようとするとラッチミ
スが生じる可能性が有る。この時フリップフロップ５８
の出力が図１７（ｅ）のようにＣＬＫ２の立ち上がりか
らｔpd遅れてＨになったとする。フリップフロップ５８
の出力はフリップフロップ５９でＣＬＫ２によりラッチ
される、即ち１クロック遅延される（図１７（ｆ））。
したがってＥＸＯＲゲート６０でフリップフロップ５８
の出力とフリップフロップ５９の出力の排他的論理和を
とると、図１７（ｇ）のようになる。ＥＸＯＲゲート６
０の出力をフリップフロップ６１において（図１７
（ｈ））、フリップフロップ６１の出力をフリップフロ
ップ６２において（図１７（ｉ））いずれもＣＬＫ２に
よりラッチし、ＡＮＤゲート６３においてこれらの出力
の論理積をとると図１７のようになる（図１７
（ｊ））。ＡＮＤゲート６３の出力をＣＬＫ２の反転ク
ロックでラッチし、その出力とＣＬＫ２の論理積をとる
と、ＣＬＫ１とＣＬＫ２の立ち上がりが重なった時の立
ち上がりをマスクしたような信号が得られる（図１７
（ｌ））。この信号をクロックとしてフリップフロップ
５７の出力をラッチし（図１７（ｏ））、最後にこのラ
ッチ出力をＣＬＫ２でラッチし出力すると図１７（ｐ）
のようになる。

【００３９】次に図１８（ａ）（ｃ）（ｄ）のようにフ
リップフロップ５８でＣＬＫ１とＣＬＫ２の立ち上がり
が重なり、その出力がＬとなったとする。フリップフロ
ップ５８の出力はフリップフロップ５９でＣＬＫ２によ
りラッチされる、即ち１クロック遅延される（図１８
（ａ））。したがってＥＸＯＲゲート６０でフリップフ
ロップ５８の出力とフリップフロップ５９の出力の排他
的論理和をとると、図１８（ｇ）のようになる。ＥＸＯ
Ｒゲート６０の出力をフリップフロップ６１において
（図１８（ｈ））、フリップフロップ６１の出力をフリ
ップフロップ６２において（図１８（ｉ））いずれもＣ
ＬＫ２によりラッチし、ＡＮＤゲート６３においてこれ
らの出力の論理積をとると図１８（ｊ）のようになる。
ＡＮＤゲート６３の出力をＣＬＫ２の反転クロックでラ
ッチし（図１８（ｋ））、その出力とＣＬＫ２の論理積
をとると、ＣＬＫ１とＣＬＫ２の立ち上がりが重なった
時の立ち上がりをマスクしたような信号が得られる（図
１８（ｌ））。この信号をクロックとしてフリップフロ
ップ５７の出力をラッチし（図１８（ｏ））、最後にこ
のラッチ出力をＣＬＫ２でラッチし出力すると図１８
（ｐ）のようになる。

【００４０】

【発明の効果】本発明の第１から第６の発明によれば、
データ送信もとのクロックとデータ受信先のクロックの
立ち上がりが重なっても、不定となったデータを別のデ
ータと置き換えることにより、受信側で受信されるデー
タが不安定になることがなくなり、クロック乗換えが良
好に行われるとともに、簡易な回路構成でクロック乗換
えを行うことができる。

【００４１】また、本発明の第７と第８のの発明によれ
ば、データ送信もとのクロックとデータ受信先のクロッ
クの立ち上がりが重なっても、クロックの立ち上がりの
重なった時点に立ち上がりのないクロックでデータを保
持することにより、受信側で受信されるデータが不安定
になることがなくなり、クロック乗換えが良好に行われ
るとともに、簡易な回路構成でクロック乗換えを行うこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるクロック乗換え回
路を示すブロック図である。

【図２】本発明の第１の実施例の各部タイムチャートで
ある。

【図３】本発明の第２の実施例によるクロック乗換え回
路を示すブロック図である。

【図４】本発明の第２の実施例の各部タイムチャートで
ある。

【図５】本発明の第３の実施例によるクロック乗換え回
路を示すブロック図である。

【図６】本発明の第３の実施例の各部タイムチャートで
ある。

【図７】本発明の第４の実施例によるクロック乗換え回
路を示すブロック図である。

【図８】本発明の第４の実施例の各部タイムチャートで
ある。

【図９】本発明の第５の実施例によるクロック乗換え回
路を示すブロック図である。

【図１０】本発明の第５の実施例の各部タイムチャート
である。

【図１１】本発明の第６の実施例によるクロック乗換え
回路を示すブロック図である。

【図１２】本発明の第６の実施例の各部タイムチャート
である。

【図１３】本発明の第７の実施例によるクロック乗換え
回路を示すブロック図である。

【図１４】本発明の第７の実施例で第１のクロックと第
２のクロックの立ち上がりが重なり、かつ第１のクロッ
クを第２のクロックによりラッチした際に出力がＨとな
る場合の各部タイムチャートである。

【図１５】本発明の第７の実施例で第１のクロックと第
２のクロックの立ち上がりが重なり、かつ第１のクロッ
クを第２のクロックによりラッチした際に出力がＬとな
る場合の各部タイムチャートである。

【図１６】本発明の第８の実施例によるクロック乗換え
回路を示すブロック図である。

【図１７】本発明の第８の実施例で第１のクロックと第
２のクロックの立ち上がりが重なり、かつ第１のクロッ
クを第２のクロックによりラッチした際に出力がＨとな
る場合の各部タイムチャートである。

【図１８】本発明の第８の実施例で第１のクロックと第
２のクロックの立ち上がりが重なり、かつ第１のクロッ
クを第２のクロックによりラッチした際に出力がＬとな
る場合の各部タイムチャートである。

【図１９】従来のフリップフロップを用いたクロック乗
換え回路のブロック図である。

【図２０】従来のフリップフロップを用いたクロック乗
換え回路の各部タイムチャートである。

【符号の説明】

１，３乃至１０，１２，１３，１５，１７，１８，２０
乃至２２，２５，２６乃至３０，３２，３３，３５，３
７乃至４１，４４乃至４７，５１，５３乃至５７，６
１，６３，６４，６６，６７，６９乃至７１，７３乃至
７８，８０，８１，８４，８６，８７，８９，９０フ
リップフロップ４９Ｔフリップフロップ２，１９，６５，８３インバータ１６，２４，３６，４３，５２，６２セレクタ１１，２３，３１，４２，４８，５８，５９コンパレ
ータ１４，３４，４９，６３，６６ＡＮＤゲート７９ＥＸＯＲゲート７２遅延素子１００，２００遅延手段

Claims

【特許請求の範囲】

【請求項１】互いに同期していない回路又は装置間の
データの受け渡し時のクロック乗換え回路において、入
力データを第１のクロックによって保持し出力する第１
の保持部と、第２のクロックによって該第１の保持部の
出力を保持し出力する第２の保持部と、第２のクロック
によって該第２の保持部の出力を保持し出力する第３の
保持部と、第２のクロックの反転クロックにより該第１
の保持部の出力を保持し出力する第４の保持部と、該第
２の保持部の出力と該第３の保持部の出力を比較する比
較部と、該比較部の出力を第２のクロックによって保持
し出力する第５の保持部と、第２のクロックによって該
第５の保持部の出力を保持し出力する第６の保持部と、
該第５の保持部の出力と該第６の保持部の出力の論理積
をとるＡＮＤゲートと、該ＡＮＤゲートの出力を第２の
クロックにより保持し出力する第７の保持部と、該第３
の保持部と該第７の保持部の時間合せをする第１の遅延
手段と、該第４の保持部と該第７の保持部の時間合せを
する第２の遅延手段と、該第７の保持部の出力により該
第３の保持部の出力と該第４の保持部の出力とを選択し
出力する選択部と、選択部の出力を第２のクロックによ
り保持し出力する第７の保持部とを有することを特徴と
するクロック乗換え回路。
【請求項２】互いに同期していない回路又は装置間の
データの受け渡し時のクロック乗換え回路において、入
力データを第１のクロックによって保持し出力する第１
の保持部と、第２のクロックによって該第１の保持部の
出力を保持し出力する第２の保持部と、第２のクロック
によって該第２の保持部の出力を保持し出力する第３の
保持部と、第２のクロックの反転クロックにより該第１
の保持部の出力を保持し出力する第４の保持部と、該第
２の保持部の出力と該第３の保持部の出力とを比較する
比較部と、該比較部の出力により該第２の保持部の出力
と該第３の保持部の出力を選択し出力する選択部と、該
選択部の出力を第２のクロックにより保持し出力する第
５の保持部を有することを特徴とするクロック乗換え回
路。
【請求項３】互いに同期していない回路又は装置間の
データの受け渡し時のクロック乗換え回路において、入
力データを第１のクロックによって保持し出力する第１
の保持部と、第２のクロックによって該第１の保持部の
出力を保持し出力する第２の保持部と、第２のクロック
によって該第２の保持部の出力を保持し出力する第３の
保持部と、第２のクロックによって該第３の保持部の出
力を保持し出力する第４の保持部と、第２のクロックに
よって該第４の保持部の出力を保持し出力する第５の保
持部と、該第２の保持部の出力と該第３の保持部の出力
を比較する比較部と、該比較部の出力を第２のクロック
によって保持し出力する第６の保持部と、第２のクロッ
クによって該第６の保持部の出力を保持し出力する第７
の保持部と、該第６の保持部の出力と該第７の保持部の
出力の論理積をとるＡＮＤゲートと、該ＡＮＤゲートの
出力を第２のクロックにより保持し出力する第８の保持
部と、該第８の保持部の出力により該第４の保持部の出
力と該第５の保持部の出力とを選択し出力する選択部
と、選択部の出力を第２のクロックにより保持し出力す
る第９の保持部とを有することを特徴とするクロック乗
換え回路。
【請求項４】互いに同期していない回路又は装置間の
データの受け渡し時のクロック乗換え回路において、入
力データを第１のクロックによって保持し出力する第１
の保持部と、第２のクロックによって該第１の保持部の
出力を保持し出力する第２の保持部と、第２のクロック
によって該第２の保持部の出力を保持し出力する第３の
保持部と、第２のクロックによって該第３の保持部の出
力を保持し出力する第４の保持部と、該第３の保持部の
出力と該第４の保持部の出力を比較する比較部と、該比
較部の出力により該第２の保持部の出力と該第３の保持
部の出力を選択し出力する選択部と、該選択部の出力を
第２のクロックにより保持し出力する第５の保持部を有
することを特徴とするクロック乗換え回路。
【請求項５】互いに同期していない回路又は装置間の
データの受け渡し時のクロック乗換え回路において、入
力データを第１のクロックによって保持し出力する第１
の保持部と、第２のクロックによって該第１の保持部の
出力を保持し出力する第２の保持部と、第２のクロック
によって該第２の保持部の出力を保持し出力する第３の
保持部と、第２のクロックによって該第３の保持部の出
力を保持し出力する第４の保持部と、該第３の保持部の
出力と該第４の保持部の出力を比較する比較部と、該比
較部の出力を２分の１に分周する分周部と、該分周部の
出力と、第２のクロックとの論理積をとるＡＮＤゲート
と、該ＡＮＤゲートの出力により該第３の保持部の出力
と該第４の保持部の出力を選択し出力する選択部と、該
選択部の出力を第２のクロックにより保持し出力する第
５の保持部を有することを特徴とするクロック乗換え回
路。
【請求項６】互いに同期していない回路又は装置間の
データの受け渡し時のクロック乗換え回路において、入
力データを第１のクロックによって保持し出力する第１
の保持部と、第２のクロックによって該第１の保持部の
出力を保持し出力する第２の保持部と、第２のクロック
によって該第２の保持部の出力を保持し出力する第３の
保持部と、第２のクロックによって該第３の保持部の出
力を保持し出力する第４の保持部と、該第２の保持部の
出力と該第３の保持部の出力を比較する第１の比較部
と、該第３の保持部の出力と該第４の保持部の出力を比
較する第２の比較部と、該一第の比較部の出力と該第２
の比較部の出力との論理積をとるＡＮＤゲートと、該Ａ
ＮＤゲートの出力を第２のクロックにより保持し出力す
る第５の保持部と、該第５の保持部の出力により、該第
３の保持部の出力と該第４の保持部の出力を選択し出力
する選択部と、該選択部の出力を第２のクロックにより
保持し出力する第６の保持部を有することを特徴とする
クロック乗換え回路。
【請求項７】互いに同期していない回路又は装置間の
データの受け渡し時のクロック乗換え回路において、入
力データを第１のクロックによって保持し出力する第１
の保持部と、該第１のクロックを第２のクロックによっ
て保持し出力する第２の保持部と、該第１のクロックを
該第２のクロックの反転クロックにより保持し出力する
第３の保持部と、該第２の保持部の出力と該第３の保持
部の出力のレベルが一致したタイミングで該第１の保持
部の出力を保持し出力する第４の保持部と、該第４の保
持部の出力を該第２のクロックによって保持し出力する
第５の保持部とを有することを特徴とするクロック乗換
え回路。
【請求項８】互いに同期していない回路又は装置間の
データの受け渡し時のクロック乗換え回路において、入
力データを第１のクロックによって保持し出力する第１
の保持部と、第２のクロックに一定時間の遅延を与える
遅延部と、該遅延部の出力を第２のクロックにより保持
し出力する第２の保持部と、該第２の保持部の出力によ
り該第１の保持部の出力を保持し出力する第３の保持部
と、該第２の保持部の出力により該第３の保持部の出力
を保持し出力する第４の保持部と、該第２の保持部の出
力により該第４の保持部の出力を保持し出力する第５の
保持部と、第１のクロックを第２のクロックにより保持
し出力する第６の保持部と、第２のクロックにより該第
６の保持部の出力を保持し出力する第７の保持部と、該
第６の保持部の出力と該第７の保持部の出力との排他的
論理和をとるＥＸＯＲゲートと、第２のクロックにより
該ＥＸＯＲゲートの出力を保持支出力する第８の保持部
と、第２のクロックにより該第８の保持部の出力を保持
し出力する第９の保持部と、該第８の保持部の出力と該
第９の保持部の出力との論理積をとるＡＮＤゲートと、
第２のクロックの反転クロックにより該ＡＮＤゲートの
出力を保持支出力する第１０の保持部と、該第１０の保
持部の出力と、第２のクロックとの論理積をとるＡＮＤ
ゲートと、該ＡＮＤゲートの出力により、該第５の保持
部の出力を保持し出力する第１１の保持部と、第２のク
ロックにより該第１１の保持部の出力を保持し出力する
第１２の保持部とを有することを特徴とするクロック乗
換え回路。