JPH04252512A - 出力端子電圧プリセット回路 - Google Patents

出力端子電圧プリセット回路

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JPH04252512A
JPH04252512A JP3247977A JP24797791A JPH04252512A JP H04252512 A JPH04252512 A JP H04252512A JP 3247977 A JP3247977 A JP 3247977A JP 24797791 A JP24797791 A JP 24797791A JP H04252512 A JPH04252512 A JP H04252512A
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、出力端子電圧プリセッ
ト回路に関する。
【0002】
【従来の技術】典型的には、後続のデータサイクルから
のデータが出力バッファに与えられるまでは出力バッフ
ァは出力端子を能動的に駆動し、出力端子の電圧を高電
圧レベル状態または低電圧レベル状態にする。後続のデ
ータサイクルからデータを得ると、出力バッファは新し
いデータを用いて出力端子を駆動する。新しいデータの
電圧レベルを達成するために、出力端子はできるだけ早
く駆動することが望ましい。出力端子が外部容量性負荷
を駆動する場合、特に出力端子に送るためのデータを生
成する回路の動作速度に関して遅延時間が極めて長くな
る。負荷は容量性および誘導性の性質をもつため、通常
はデータを生成する回路の動作速度を増すことによって
出力負荷を駆動する速度を増すことは困難である。さら
に、データを生成する回路の動作速度が増しても、この
ような動作によって内部電源線のノイズレベルが増すこ
とになる。
【0003】
【発明が解決しようとする課題】従って、新しいデータ
を受信した後の出力端子における電圧の揺れを減少させ
ると出力端子が新しい電圧レベルに達するまでの遅延時
間が短縮できる。すなわち古いデータが必要なくなった
際には、出力端子が新しいデータを受信する前に、出力
端子を駆動して出力端子の電圧を中間電圧レベルにする
ように動作する回路が必要とされているのである。さら
に、出力切り替えの間の電源のノイズを減らすために出
力端子の電圧をプリセットするための回路も必要とされ
ているのである。
【0004】
【課題を解決するための手段】本発明によれば、負荷に
接続された出力端子の電圧をプリセットするための回路
であり、かつ前記出力端子には、データサイクルの期間
、負荷に対する出力の高電圧レベル状態または低電圧レ
ベル状態が与えられる回路を提供することができる。 この回路には、出力端子に接続された電圧検出器が含ま
れている。電圧検出器はデータサイクルの終了時に出力
端子の電圧レベルを検出し、電圧レベルが高電圧レベル
状態であるか低電圧レベル状態であるかを決定する。後
続のデータサイクルが始まる前に、出力端子の電圧レベ
ルを検出手段によって検出された電圧状態とは逆方向に
駆動するために、電圧検出器には駆動器が含まれている
。
【0005】本発明の他の態様によれば、外部負荷に接
続された出力端子の電圧をプリセットするための回路で
あり、かつ出力端子には、データサイクルの期間、負荷
に対する出力の高電圧レベル状態または低電圧レベル状
態が与えられる回路を提供することができる。この回路
には、データサイクルの終了時に出力端子の電圧レベル
を検出して電圧レベルが高電圧レベル状態であるか低電
圧レベル状態であるかを決定するための電圧検出器が含
まれている。また、前記検出手段によって検出された電
圧レベルを格納するための格納装置が備えられている。 回路の構成要素は格納装置に接続されており、後続のデ
ータサイクルが始まる前に出力端子の電圧レベルを格納
装置に格納されたレベルとは逆方向の高電圧レベル状態
と低電圧レベル状態の中間の電圧レベル状態にする。
【0006】本発明のさらに他の態様によれば、外部負
荷に接続された出力端子の電圧をプリセットするための
回路であり、かつ出力端子には、データサイクルの期間
、負荷に対する出力の高電圧レベル状態または低電圧レ
ベル状態の電圧が与えられる回路を提供することができ
る。この回路には、出力端子に接続された電圧検出器が
含まれている。回路の構成要素は電圧検出器に接続され
、後続のデータサイクルが始まる前に出力端子の電圧レ
ベルを、前記検出手段によって検出された出力端子の電
圧に基づいて予め定め定められた電圧レベルにする。 電圧検出器の電圧の範囲や、後続のデータサイクルが始
まる前に出力端子において必要なプリセット電圧レベル
が達成されるまでの速度を制御するために、電圧検出器
に複数の電圧検出器を含んでもよい。
【0007】
【実施例】図1を参照すると、出力端子の電圧をプリセ
ットするための回路が符号10で示されている。回路1
0は、出力端子12の電圧をプリセットするために使用
される。出力端子12は出力バッファ14によって駆動
される。出力バッファ14は、出力端子12に対する出
力の高電圧状態と低電圧状態の範囲内のデバイスデータ
を入力として受信する。さらに、出力バッファ14の動
作を制御するための入力データを生成する装置によって
生成された出力タイミング制御信号も出力バッファ14
によって受信される。
【0008】データサイクルが始まる際、出力端子12
の電圧を、データを生成する装置によって入力されたデ
バイスデータの電圧レベル状態にするために、出力タイ
ミング信号によって出力バッファ14が起動される。一
連のデバイスデータに依存して、デバイスデータの各サ
イクル中、出力バッファ14は高電圧レベル状態から低
電圧レベル状態までの全ての範囲にわたって出力端子1
2をフル電圧以上の状態で駆動する必要がある場合もあ
る。特に出力端子12が外部容量性負荷に接続されてい
る場合に、出力端子12を駆動する出力の遅延時間が長
くなる。
【0009】本発明による回路10には、出力端子12
と相互に接続された出力電圧検出器16が含まれている
。電圧検出器16は、出力端子12に印加されている電
圧を検出する機能を有する。電圧検出器16の出力は出
力バッファ14に与えられ、データサイクルが始まる前
に出力バッファ14が駆動される。これによって、次の
データサイクルが始まる前に出力端子12の電圧レベル
が高電圧レベル状態と低電圧レベル状態の中間の電圧レ
ベルにプリセットされる。このようにして、新しいデバ
イスデータが出力バッファ14に与えられる時には、出
力端子12の電圧レベル状態は、出力端子12を最終的
な出力電圧状態にする通常の電圧遷移のおよそ1/2し
か遷移を必要としない。これによって、仮にデバイスデ
ータが出力バッファ14に与えられた時から全電圧にわ
たる遷移が生じた場合よりも、デバイスデータが出力バ
ッファ14に与えられた時から測定すると、出力端子1
2における電圧レベルはより短い時間で所定のレベルに
達成することができる。
【0010】出力電圧検出器16は、高電圧を検出した
ときには出力端子12を低電圧レベル状態に駆動し、逆
に低電圧レベルが検出されたときには出力端子12の出
力電圧レベルを高くする機能を有する。出力バッファ1
4は、データサイクルが始まることを示す出力タイミン
グ制御信号が発生するまでは出力端子12をデバイスデ
ータによって駆動することはできない。出力端子12の
出力電圧レベルをプリセットするために、出力バッファ
14はデータサイクルが始まる前に電圧検出器16によ
って駆動される。このため、プリセット回路10は、出
力端子12における以前の電圧レベル状態に基づいて出
力バッファ14を駆動することによって、次のデータサ
イクルが始まる前に出力端子12の電圧を中間レベルの
電圧状態にする機能を有する。
【0011】図2を参照すると、本発明による出力端子
電圧プリセット回路の他の実施例が20で示されている
。回路20は、図1において既に述べたようなデバイス
データによって、出力バッファ14を介して出力端子1
2を駆動する。回路20には出力端子12の出力を連続
的に検出する出力電圧検出器16が含まれている。出力
電圧検出器16からの出力は、信号線24を介して先行
状態格納ラッチ26に送られる。出力電圧検出器16は
入力トリップ点を有している。即ち、出力端子12の電
圧がトリップ点以上である場合には出力電圧検出器16
は信号線24を特定の出力状態とし、出力端子12の電
圧がトリップ点以下である場合には出力電圧検出器16
は信号線24を逆の出力状態とする。先行状態格納ラッ
チ26は、ラッチ26に送られる出力タイミング制御信
号の状態によって、信号線24上の情報をサンプルし、
その情報を信号線28へ送るか、または信号線28上の
情報を格納して信号線24に印加されている電圧を無視
する機能を有するラッチである。
【0012】信号線28を介して与えられたラッチ26
からの出力は、出力プルアップ制御回路30および出力
プルダウン制御回路32に与えられる。出力プルアップ
制御回路30および出力プルダウン制御回路32はさら
に、信号線24を介して送られてくる電圧検出器16か
らの出力電圧を受ける。出力プルアップ制御回路30は
、信号線24からの信号と信号線28からの信号の双方
を結合して、信号線34を介して出力プルアップ回路3
6への出力を発生するべきか否かを決定する。同様に、
出力プルダウン制御回路32は、信号線24および28
の双方の信号を結合して、信号線38を介して出力プル
ダウン回路40へ出力を送る。出力プルアップ回路36
および出力プルダウン回路40は、どちらの回路が起動
されたかに基づいて出力端子12へ入力信号を送る。さ
らに、出力プルアップ回路36および出力プルダウン回
路40は、信号線34および38上の情報および出力タ
イミング制御信号の有無に従って、出力端子12を高電
圧状態または低電圧状態に駆動する。
【0013】次に、回路20の動作について述べる。出
力電圧検出器16は回路20の他の構成要素の状態や動
作に関係なく出力端子12の電圧を常にモニターする。 出力端子12は、2つの領域のうちの1方の領域に属す
る可変アナログ電圧である。領域1は出力電圧検出器1
6のトリップ点以上の領域であり、領域2はこのトリッ
プ点より低い領域である。出力電圧検出器16から信号
線24への出力には2つの状態がある。出力端子12の
電圧が領域1にあるときには、出力電圧検出器16から
の出力は状態1にある。また、出力端子12の電圧が領
域2にあれば、出力電圧検出器16から信号線24への
電圧出力は状態2にある。
【0014】出力タイミング制御信号は2つの状態間で
動作する。状態1において、3つの事象のいずれかが起
こる。第1の事象では、信号線24からの信号がラッチ
26を介して信号線28に送られる。第2の事象では、
出力タイミング制御信号は状態1にあり出力バッファ1
4がデバイスデータによって出力端子12を駆動する。 第3の事象も出力タイミング制御信号の状態1において
起こり、この事象では出力プルアップ回路36および出
力プルダウン回路40が出力端子12を駆動できない。 出力タイミング制御信号の状態1はデバイスデータにお
ける先行能動サイクルに対応している。
【0015】デバイスデータが新しい能動サイクルに入
ると、固有遅延後、出力タイミング制御信号は状態1か
ら状態2へと変化する。状態2はある一定期間維持され
るが、この期間は実際のデバイスデータが出力バッファ
14に与えられる時間よりも長くない。状態1から状態
2への遷移は、現行のデータサイクルの終了を示してい
る。出力タイミング制御信号の状態1から状態2への遷
移の際、3つの事象が発生する。第1の事象では、信号
線24の情報がラッチ26にラッチされ、格納される。 第2の事象では、出力バッファ14が出力端子12を駆
動できない。第3の事象では、出力プルアップ回路36
または出力プルダウン回路40のいずれかが、出力端子
12の電圧レベルを、それまでデバイスデータによって
駆動されていた先行レベルから中間レベルへ駆動する。
【0016】出力プルアップ回路36と出力プルダウン
回路40のどちらが出力端子12を駆動するかは、信号
線24上の電圧レベル状態によって決まる。出力タイミ
ング制御信号が状態2にある間は、回路36または40
のいずれか一つのみが動作状態におかれて良い。2つの
事象のうち1つが発生するまでは、出力端子12は中間
レベルの電圧の方向に駆動される。第1の事象では、出
力端子12上の電圧は出力電圧検出器16のトリップ点
を通過する。このため出力プルアップ回路36または出
力プルダウン回路40がディスエーブル(不動作)状態
におかれる。第2の事象では出力タイミング制御信号が
状態1に戻る。
【0017】出力バッファ14に実際のデバイスデータ
が与えられると、出力タイミング制御信号は状態1に戻
る。これによって、出力バッファ14は出力端子12を
、回路20によって印加された中間レベルの電圧からデ
バイスデータの最終電圧に駆動する。この事象は後続の
データサイクルの始まりを意味する。出力プルアップ回
路36および出力プルダウン回路40は、再び出力端子
12を駆動できなくなり、信号線24上のデータは再び
ラッチ26を介して信号線28へと通過できるようにな
る。これは、現行のサイクルのデバイスデータに基づい
て出力プルアップ制御回路30および出力プルダウン制
御回路32を予め高電圧値または低電圧値に予め設定で
きるようにするためである。
【0018】ラッチ26は、出力端子12の先行電圧レ
ベルを格納することによって出力端子12の電圧レベル
を一方向のみに駆動する。出力端子12の先行電圧レベ
ルが格納されていない状態で、ラッチ26から信号線2
8へ送った信号によって出力プルアップ回路36および
出力プルダウン回路40がディスエーブル(不動作)状
態におかれていない場合、出力端子12上のプリセット
電圧は中間電圧レベル状態以上および以下に振動してい
る。これは、プリセットレベルが繰り返し出力電圧検出
器16のトリップ点を交叉すると、出力端子12が交互
に高電圧および低電圧の状態になるからである。
【0019】上述したように、出力電圧検出器16がト
リップ点に達すると、回路20による出力端子12上の
電圧のプリセットは終了する。さらに、出力タイミング
制御信号の状態が変わり、新しいデータが与えられるこ
とが指示されると、回路20は出力端子12の電圧を中
間レベルに維持することはできなくなる。出力バッファ
14に与えられる新しいデバイスデータは、回路20に
よって達成された電圧レベルに関係なく出力端子12を
駆動する。例えば、出力端子12に大きなキャパシタン
スがある場合には、回路20によって得られる中間電圧
レベルに達する前に、新しいデバイスデータが出力バッ
ファ14に与えられ、回路20は新しいデバイスデータ
が出力バッファ14に与えられている時間中に出力端子
12の電圧レベルを極めてゆっくりと動かすことができ
るだけである。
【0020】図2に示す本発明によるプリセット回路2
0をさらに詳しく説明するために、図3のタイミング図
を参照する。初めに、出力端子12の電圧レベルは高い
状態にあると仮定する(図3g)。出力タイミング制御
信号(図3a)は、能動サイクルの終了時には第1(低
い)状態にあり、回路20を動作状態にする能動サイク
ルの開始時に第2(高い)状態へと遷移する。このこと
は一つのデータサイクルが終了することを示す。出力端
子12が高い状態にあると、出力電圧検出器16はこの
高い電圧レベルを検出し、信号線24に出力する(図3
b)。この高レベル値はラッチ26を通過し、信号線2
8へ送られる(図3c)。したがって、出力端子12の
電圧状態が高いと信号線24および28の電圧レベルも
高くなるのである。
【0021】データサイクルの終了時に出力タイミング
制御信号が第2状態に変わると、信号線28の電圧レベ
ルはラッチされ、以後、信号線24上の電圧レベルに応
答しなくなる。出力タイミング制御信号が第2状態に変
化すると、出力プルアップ制御回路30および出力プル
ダウン制御回路32はイネーブル(動作)状態となる。 信号線28上の電圧レベルが高く、信号線24の電圧レ
ベルも高いため、出力プルアップ回路36は不動作状態
になり(図3d)、出力プルダウン回路40が動作状態
になる(図3e)。このとき信号線38は高レベル状態
にある。信号線24の信号の電圧レベルが高い状態に維
持されている状態では、出力プルアップ回路36が不動
作状態となり、他方、出力プルダウン回路40が動作状
態となる。これによって、出力端子12の電圧レベルを
下げることができるのである。
【0022】参照符号44で示す点において、出力端子
12の電圧レベルが先行する高レベル状態から中間レベ
ル状態になると、この電圧レベルは出力電圧検出器のト
リップ点を通過して、信号線24上の電圧レベルが低く
なる。一方、信号線28上の電圧レベルはラッチ26に
よって高いまま維持される。したがって、出力プルダウ
ン回路40は不動作状態となり、出力プルダウン制御回
路32の動作を終了する。このように、信号線38の電
圧が下がると、出力プルダウン回路40が不動作状態と
なるのである。出力端子12の電圧レベルは、出力タイ
ミング制御信号が元の状態にもどるまで中間レベル電圧
のままである。このことは新しいデータが始まったこと
を示しており、デバイスデータによって出力バッファ1
4および出力端子12の電圧が駆動されることになる。 出力タイミング制御信号によって出力プルアップ回路3
6および出力プルダウン回路40も不動作状態になる。 そして、出力端子12を低下させるために、図3fに示
すようにデバイスデータは低レベルになる。
【0023】さらに図3を参照すると、出力端子12の
元の状態における電圧レベルが低い場合、出力電圧検出
器16から信号線24への出力も低い電圧レベルとなる
。この結果、信号線28の電圧レベルも低くなる。信号
線24および28の電圧が共に低レベルであると、出力
プルアップ制御回路30から信号線34への出力は高レ
ベルになり、これによって出力プルアップ回路36が動
作可能な状態となる。出力プルダウン回路40は、出力
プルダウン制御回路32から信号線38に出力された出
力が低レベルであるため不動作状態となる。起動された
出力プルアップ回路36は、出力タイミング制御信号が
第1状態に戻り出力バッファ14にデバイスデータが与
えられるまで、出力端子12の電圧を図3gにおいて参
照符号48で示すレベルまで上昇させる。
【0024】次に、本発明によるプリセット回路20(
図2)の他の実施例が図4に参照符号50で示されてい
る。プリセット回路50はプリセット回路20と同様に
動作するが、図2では出力プルアップ回路36および出
力プルダウン回路40に送られている出力タイミング制
御信号が、ここでは出力プルアップ制御回路30および
出力プルダウン制御回路32に与えられている。出力プ
ルアップ制御回路30および出力プルダウン制御回路3
2は、それぞれ出力プルアップ回路36および出力プル
ダウン回路40を起動するために、信号線24および2
8上の電圧レベルを出力タイミング制御信号の状態と結
合させる機能を有する。
【0025】図5は、プリセット回路20とプリセット
回路50の動作の違い、特に、信号線34および38の
出力電圧レベルの違いについて説明するための図である
。出力タイミング制御信号が第2状態にあるときに、信
号線38上の出力は高電圧レベルにある。それ以外はプ
リセット回路50の動作はプリセット回路20の動作に
対応しており、図3において述べた通りである。
【0026】図6は、本発明によるプリセット回路のさ
らに他の実施例を示しており、ここではプリセット回路
が参照符号60で示されている。図2に示すプリセット
回路20において明確にした構成要素と同様のものや対
応しているものには同様の参照符号が付されている。図
2に示す回路20は単一のトリップ点を有していたが、
ここでは2つの異なるトリップ点を与えるために、プリ
セット回路60は2つの電圧検出器16aおよび16b
と、2つのラッチ26aおよび26bとを含んでいる。 出力電圧検出器16aのトリップ点は出力電圧検出器1
6bのトリップ点よりも低い。これはプリセット回路2
0の場合は2種類であった電圧レベルの代わりに出力端
子12に対して3つの電圧レベルを与えるためである。 出力端子12上の出力電圧は、その電圧が電圧検出器1
6aおよび電圧検出器16bの両方のトリップ点以上の
ときには領域1にある。また、出力端子12の出力電圧
は、電圧検出器16aおよび電圧検出器16bの両方の
トリップ点より低いときには領域2にある。さらに、出
力端子12の出力電圧は、その電圧が電圧検出器16a
のトリップ点以上であるが電圧検出器16bのトリップ
点以下のときには領域3にある。
【0027】出力端子12を中間レベルに駆動する際に
は、プリセット回路60はより好ましい制御が行える。 これは、出力端子12が電圧検出器16のトリップ点を
越えるように駆動されると、すぐに出力プルアップ回路
36および出力プルダウン回路40が不動作状態になる
わけではなく、出力電圧検出器16の動作に関連してい
くらかの固有遅延があるからである(図2)。この遅延
があるため、出力端子12の電圧は実際の中間電圧レベ
ルを越える。中間レベルのトリップ点以上に設定された
出力電圧検出器16aおよび中間レベルのトリップ点以
下に設定された出力電圧検出器16bを用いることによ
って若干の固有遅延が生じ、出力端子12の電圧レベル
状態を好ましい中間レベルの電圧に近付けることが出来
るのである。
【0028】さらに、出力端子12の出力電圧状態が出
力電圧検出器16aおよび16bのトリップ点の領域3
にある場合には、回路60は出力プルアップ回路36お
よび出力プルダウン回路40を不動作状態にすることが
できる。したがって、出力端子12の出力電圧レベル状
態が既に好ましい中間レベル電圧に近付いていれば、プ
リセット回路60による予備駆動は行われない。出力電
圧検出器16を2つの独立した検出器16aおよび16
bに分けることによって、出力端子12の出力電圧が中
間レベルの電圧になるまでの速度を独立して制御するこ
とができる。これによって、出力端子12の電圧レベル
が開始された領域の関数として、様々なプルアップ速度
およびプルダウン速度が作られることになる。プルアッ
プ速度およびプルダウン速度の制御をさらに精細に行う
ために付加的な中間レベルが検出されてもよい。
【0029】以上、本発明の特定の実施例について述べ
てきたが、当業者によって様々な変形および修正が示唆
でき、添付した請求項の範囲に示すものはこのような変
形および修正を包含しているということは理解できよう
。
【0030】
【発明の効果】上述したように、本発明による出力端子
電圧プリセット回路は、出力端子に新しいデータが与え
られる前に出力端子の出力電圧を能動的に中間レベルの
電圧にすることで、出力端子の電圧をより短い時間で最
終電圧にすることが出来るという効果を奏する。さらに
、本発明による回路は、出力切り替えの間、電源のノイ
ズを減らすことができるという効果を奏する。
【図面の簡単な説明】
【図1】本発明による出力端子電圧プリセット回路を示
すブロック図である。
【図2】本発明による回路の他の実施例を示すブロック
図である。
【図3】図2の回路の動作を示す電圧波形タイミング図
である。
【図4】本発明による回路のさらに他の実施例を示すブ
ロック図である。
【図5】図4の回路の動作を示す電圧波形タイミング図
である。
【図6】本発明による回路のさらに他の実施例を示すブ
ロック図である。
【符号の説明】
12  出力端子 14  出力バッファ 16  出力電圧検出器 26  先行状態格納ラッチ 30  出力プルアップ制御回路 32  出力プルダウン制御回路 36  出力プルアップ回路 40  出力プルダウン回路

Claims (19)

    【特許請求の範囲】
  1. 【請求項1】  負荷に接続された出力端子の電圧をプ
    リセットするための回路であり、かつ前記出力端子には
    、データサイクルの期間、負荷に対する出力の高電圧レ
    ベル状態または低電圧レベル状態が与えられる回路にお
    いて、出力端子に接続され、データサイクルの終了時に
    出力端子の電圧レベルを検出して電圧レベルが高電圧レ
    ベル状態であるか低電圧レベル状態であるかを決定する
    ための手段と、前記検出手段に接続され、後続のデータ
    サイクルが始まる前に出力端子の電圧レベルを前記検出
    手段によって検出された電圧状態とは逆方向に駆動する
    ための手段と、を有する出力端子電圧プリセット回路。
  2. 【請求項2】  出力端子の電圧レベルを、高電圧レベ
    ル状態と低電圧レベル状態の中間の電圧レベルにするた
    めに前記駆動手段を制御するための手段を有する請求項
    1記載の出力端子電圧プリセット回路。
  3. 【請求項3】  出力端子の電圧レベルを、高電圧レベ
    ル状態と低電圧レベル状態の中間の電圧レベルまで上げ
    るか下げるかだけのために前記駆動手段を制御するため
    の手段を有する請求項1記載の出力端子電圧プリセット
    回路。
  4. 【請求項4】  前記駆動手段が、出力端子の電圧レベ
    ルを、高電圧レベル状態と低電圧レベル状態の中間のレ
    ベルを繰り返し上下させることがないように、前記駆動
    手段を制御するための手段を有する請求項1記載の出力
    端子電圧プリセット回路。
  5. 【請求項5】  電圧レベルが高電圧レベル状態と低電
    圧レベル状態の中間の電圧レベル状態の範囲に入るよう
    前記駆動手段を制御するための手段を有する請求項1記
    載の出力端子電圧プリセット回路。
  6. 【請求項6】  出力端子の電圧レベルが、高電圧レベ
    ル状態と低電圧レベル状態の中間のレベル状態となるま
    での速度を制御するために前記駆動手段を制御するため
    の手段を有する請求項1記載の出力端子電圧プリセット
    回路。
  7. 【請求項7】  前記速度が、出力端子の実際の電圧レ
    ベルと、高電圧レベル状態と低電圧レベル状態の中間の
    電圧レベル状態との相対電圧偏差によって決まる請求項
    6記載の出力端子電圧プリセット回路。
  8. 【請求項8】  外部負荷に接続された出力端子の電圧
    をプリセットするための回路であり、かつ前記出力端子
    には、データサイクルの期間、負荷に対する出力の高電
    圧レベル状態または低電圧レベル状態が与えられる回路
    において、出力端子に接続され、データサイクルの終了
    時に出力端子の電圧レベルを検出して電圧レベルが高電
    圧レベル状態であるか低電圧レベル状態であるかを決定
    するための手段と、前記検出手段によって検出された電
    圧レベルを格納するための手段と、前記格納手段に接続
    され、後続のデータサイクルが始まる前に出力端子の電
    圧レベルを前記格納手段に格納された電圧レベル状態と
    は逆方向の高電圧レベル状態と低電圧レベル状態の中間
    の電圧レベルに駆動するための手段と、を有する出力端
    子電圧プリセット回路。
  9. 【請求項9】  出力端子の電圧レベルを、高電圧レベ
    ル状態と低電圧レベル状態の中間の電圧レベルまで上げ
    るか下げるかだけのために前記駆動手段を制御するため
    の手段を有する請求項8記載の出力端子電圧プリセット
    回路。
  10. 【請求項10】  前記駆動手段が、出力端子の電圧レ
    ベルを、高電圧レベル状態と低電圧レベル状態の中間レ
    ベルを繰り返し上下させることがないように前記駆動手
    段を制御するための手段を有する請求項8記載の出力端
    子電圧プリセット回路。
  11. 【請求項11】  電圧レベルが高電圧レベル状態と低
    電圧レベル状態の中間の電圧レベル状態の範囲に入るよ
    う前記駆動手段を制御するための手段を有する請求項8
    記載の出力端子電圧プリセット回路。
  12. 【請求項12】  出力端子の電圧レベルが、高電圧レ
    ベル状態と低電圧レベル状態の中間のレベルとなるまで
    の速度を制御するために前記駆動手段を制御するための
    手段を有する請求項8記載の出力端子電圧プリセット回
    路。
  13. 【請求項13】  前記速度が、出力端子の実際の電圧
    レベルと、高電圧レベル状態と低電圧レベル状態の中間
    の電圧レベルとの相対電圧偏差によって決まる請求項1
    2記載の出力端子電圧プリセット回路。
  14. 【請求項14】  負荷に接続された出力端子の電圧を
    プリセットするための回路であり、かつ前記出力端子に
    は、データサイクルの期間、負荷に対する出力の高電圧
    レベル状態または低電圧レベル状態が与えられる回路に
    おいて、出力端子に接続され、データサイクルの終了時
    に出力端子の電圧レベルを検出して電圧レベルが高電圧
    レベル状態であるか低電圧レベル状態であるかを決定す
    るための手段と、前記検出手段に接続され、後続のデー
    タサイクルが始まる前に出力端子の電圧レベルを、前記
    検出手段によって検出された出力端子の電圧に基づいて
    予め定められた電圧レベルにするための手段と、を有す
    る出力端子電圧プリセット回路。
  15. 【請求項15】  前記検出手段が複数の電圧検出器を
    含み、前記駆動手段が複数の電圧駆動器を含み、前記電
    圧駆動器の各々が、出力端子の電圧レベルを予め定めら
    れた電圧レベルにするために前記電圧検出器の一つに接
    続された請求項14記載の出力端子電圧プリセット回路
    。
  16. 【請求項16】  電圧レベルが高電圧レベル状態と低
    電圧レベル状態の中間の電圧レベル状態の範囲に入るよ
    う前記駆動手段を制御するための手段を有する請求項1
    5記載の出力端子電圧プリセット回路。
  17. 【請求項17】  出力端子の電圧レベルが、高電圧レ
    ベル状態と低電圧レベル状態の中間のレベルとなるまで
    の速度を制御するために前記駆動手段を制御するための
    手段を有する請求項15記載の出力端子電圧プリセット
    回路。
  18. 【請求項18】  前記速度が、出力端子の実際の電圧
    レベルと、高電圧レベル状態と低電圧レベル状態の中間
    の電圧レベルとの相対電圧偏差によって決まる請求項1
    7記載の出力端子電圧プリセット回路。
  19. 【請求項19】  前記検出手段が複数の電圧検出器を
    含み、前記駆動手段が出力端子の電圧レベルを前記検出
    手段によって検出された出力端子の電圧に基づいて予め
    定められた電圧レベルにするための電圧の範囲以上で動
    作する電圧駆動器を含む請求項14記載の出力端子電圧
    プリセット回路。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69231920T2 (de) * 1991-12-17 2002-04-11 Stmicroelectronics, Inc. Ausgangspufferschaltung mit Vorladung
US5528192A (en) * 1993-11-12 1996-06-18 Linfinity Microelectronics, Inc. Bi-mode circuit for driving an output load
US5559465A (en) * 1994-07-29 1996-09-24 Cypress Semiconductor Corporation Output preconditioning circuit with an output level latch and a clamp
US6121789A (en) * 1998-09-04 2000-09-19 Winbond Electronics Corporation Output buffer with control circuitry
KR100455736B1 (ko) * 1998-12-30 2005-05-11 주식회사 하이닉스반도체 프리세트기능을 갖는 출력버퍼회로_
EP1122887A1 (en) * 2000-01-31 2001-08-08 STMicroelectronics S.r.l. Pre-charging circuit of an output buffer
DE10059513B4 (de) 2000-11-30 2008-05-08 Qimonda Ag Verfahren und Schaltungsanordnung zum Ansteuern eines Datentreibers

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62248306A (ja) * 1986-04-21 1987-10-29 Mitsubishi Electric Corp 出力バツフア回路
JPH01200819A (ja) * 1988-02-05 1989-08-14 Toshiba Corp メモリ集積回路
JPH0222917A (ja) * 1988-07-11 1990-01-25 Fujitsu Ltd 半導体装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63112893A (ja) * 1986-10-28 1988-05-17 Mitsubishi Electric Corp 半導体集積回路
US4906867A (en) * 1988-11-09 1990-03-06 Ncr Corporation Buffer circuit with load sensitive transition control

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62248306A (ja) * 1986-04-21 1987-10-29 Mitsubishi Electric Corp 出力バツフア回路
JPH01200819A (ja) * 1988-02-05 1989-08-14 Toshiba Corp メモリ集積回路
JPH0222917A (ja) * 1988-07-11 1990-01-25 Fujitsu Ltd 半導体装置

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