JPH04252628A - フレーム同期回路 - Google Patents
フレーム同期回路Info
- Publication number
- JPH04252628A JPH04252628A JP3026620A JP2662091A JPH04252628A JP H04252628 A JPH04252628 A JP H04252628A JP 3026620 A JP3026620 A JP 3026620A JP 2662091 A JP2662091 A JP 2662091A JP H04252628 A JPH04252628 A JP H04252628A
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- JP
- Japan
- Prior art keywords
- circuit
- delay
- serial
- parallel conversion
- synchronization
- Prior art date
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- Granted
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 21
- 238000001514 detection method Methods 0.000 claims abstract description 20
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 238000011144 upstream manufacturing Methods 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はディジタル伝送における
フレーム同期回路に関し、特にＴＳＳＩ（Ｔｉｍｅ
Ｓｌｏｔ Ｓｅｑｕｅｃｅ Ｉｎｔｅｇｒｉｔｙ）
を確保して、高速同期回路を小規模で構成する手段に関
するものである。
フレーム同期回路に関し、特にＴＳＳＩ（Ｔｉｍｅ
Ｓｌｏｔ Ｓｅｑｕｅｃｅ Ｉｎｔｅｇｒｉｔｙ）
を確保して、高速同期回路を小規模で構成する手段に関
するものである。
【０００２】
【従来の技術】従来，高速ディジタル信号のフレーム同
期回路は、高速動作部分を極力少なくするために、図２
のような構成となっていた。ディジタル伝送路における
高速ディジタル信号は，フレーム同期回路の入力におい
て次段以降の信号処理を低速化するために、直並列変換
されて、１／Ｎの速度のディジタル信号に変換される。 尚，図２では、一例として１：４（Ｎ＝４）に直並列変
換しているが、分割の場合はこの限りではない。並列に
低速化されたディジタル信号はフレーム同期パターンを
検出するために、特定のチャンネルに対して、シフトレ
ジスタからなる同期パターン検出回路３により、パター
ン照合が行われる。いま入力信号として、フレーム照合
パターンが入力されたとき、分周カウンタ２の初期状態
により、直並列変換回路１の並列出力は，分割数に応じ
た数だけサイクリングに入れ替わる可能性がある。いず
れのパターンに照合したかに応じてチャンネルセレクタ
５に制御をかけて、入力パターンの順番に対応して出力
されるデータの順番を入れ替える。一方、同期パターン
検出回路３にて検出されたフレーム情報は、同期位置検
出回路４によりフレーム同期パルスとして出力される。
期回路は、高速動作部分を極力少なくするために、図２
のような構成となっていた。ディジタル伝送路における
高速ディジタル信号は，フレーム同期回路の入力におい
て次段以降の信号処理を低速化するために、直並列変換
されて、１／Ｎの速度のディジタル信号に変換される。 尚，図２では、一例として１：４（Ｎ＝４）に直並列変
換しているが、分割の場合はこの限りではない。並列に
低速化されたディジタル信号はフレーム同期パターンを
検出するために、特定のチャンネルに対して、シフトレ
ジスタからなる同期パターン検出回路３により、パター
ン照合が行われる。いま入力信号として、フレーム照合
パターンが入力されたとき、分周カウンタ２の初期状態
により、直並列変換回路１の並列出力は，分割数に応じ
た数だけサイクリングに入れ替わる可能性がある。いず
れのパターンに照合したかに応じてチャンネルセレクタ
５に制御をかけて、入力パターンの順番に対応して出力
されるデータの順番を入れ替える。一方、同期パターン
検出回路３にて検出されたフレーム情報は、同期位置検
出回路４によりフレーム同期パルスとして出力される。
【０００３】
【発明が解決しようとする課題】上述した従来のフレー
ム同期回路は、直並列変換した後に同期パターン検出を
行なうが、分周カウンタの初期状態により出力されるデ
ータの順番が入れ替わるため、同期パターン系列に応じ
て出力データ系列の順番を切り替えるためのチャンネル
セレクタが必要であり、回路が大規模になるという欠点
を有していた。
ム同期回路は、直並列変換した後に同期パターン検出を
行なうが、分周カウンタの初期状態により出力されるデ
ータの順番が入れ替わるため、同期パターン系列に応じ
て出力データ系列の順番を切り替えるためのチャンネル
セレクタが必要であり、回路が大規模になるという欠点
を有していた。
【０００４】
【課題を解決するための手段】本発明のフレーム同期回
路は、分周カウンタによって制御された直並列変換回路
の出力に、同期パターン検出回路を接続し、同期位置検
出回路の出力によって、直並列変換回路の前段に接続さ
れた遅延回路に制御をかける構成を有している。
路は、分周カウンタによって制御された直並列変換回路
の出力に、同期パターン検出回路を接続し、同期位置検
出回路の出力によって、直並列変換回路の前段に接続さ
れた遅延回路に制御をかける構成を有している。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は，本発明の一実施例である。直並列変換回路
１の任意の出力にシフトレジスタからなる、同期パター
ン検出回路３を接続し、検出結果を同期位置検出回路４
へ入力し、直並列変換回路１の前段に接続された遅延回
路６に制御をかける構成を有している。フレーム同期回
路に入力される高速ディジタル信号は、直並列変換回路
１によって４系列に分離される。任意の系列に対して同
期パターン検出回路３によりパターン照合を行う。この
時，分周カウンタ２の初期状態により、４系統の照合パ
ターンに出会う場合があり、直並列変換回路１の出力は
サイクリックに入れ替わる可能性がある。いま、フレー
ム同期回路に（・・・Ｆ６Ｆ６２８２８・・・）ｈ＝（
・・・１１１１０１１０００１０１０００・・・）の繰
り返しディジタル信号が入力されたときについて説明す
る。この時直並列変換回路１の出力は，図３に示すよう
に（１）〜（４）の状態が存在することになる。それぞ
れの場合につき同期パターン検出回路３にてパターン照
合を行い、（１）〜（４）のいずれのパターンに照合し
たかに応じて、前記直並列変換回路の前段に接続された
遅延回路に制御パルスを与えることで、入力ＤＡＴＡの
遅延量を１ｂｉｔごとに調整し、フレーム照合パターン
の１ｂｉｔ目をフレーム同期回路の出力信号１から、２
ｂｉｔ目を出力信号２から、３ｂｉｔ目を出力信号３か
ら、４ｂｉｔ目を出力信号４から取り出すようにするこ
とが出来る。
る。図１は，本発明の一実施例である。直並列変換回路
１の任意の出力にシフトレジスタからなる、同期パター
ン検出回路３を接続し、検出結果を同期位置検出回路４
へ入力し、直並列変換回路１の前段に接続された遅延回
路６に制御をかける構成を有している。フレーム同期回
路に入力される高速ディジタル信号は、直並列変換回路
１によって４系列に分離される。任意の系列に対して同
期パターン検出回路３によりパターン照合を行う。この
時，分周カウンタ２の初期状態により、４系統の照合パ
ターンに出会う場合があり、直並列変換回路１の出力は
サイクリックに入れ替わる可能性がある。いま、フレー
ム同期回路に（・・・Ｆ６Ｆ６２８２８・・・）ｈ＝（
・・・１１１１０１１０００１０１０００・・・）の繰
り返しディジタル信号が入力されたときについて説明す
る。この時直並列変換回路１の出力は，図３に示すよう
に（１）〜（４）の状態が存在することになる。それぞ
れの場合につき同期パターン検出回路３にてパターン照
合を行い、（１）〜（４）のいずれのパターンに照合し
たかに応じて、前記直並列変換回路の前段に接続された
遅延回路に制御パルスを与えることで、入力ＤＡＴＡの
遅延量を１ｂｉｔごとに調整し、フレーム照合パターン
の１ｂｉｔ目をフレーム同期回路の出力信号１から、２
ｂｉｔ目を出力信号２から、３ｂｉｔ目を出力信号３か
ら、４ｂｉｔ目を出力信号４から取り出すようにするこ
とが出来る。
【０００６】
【発明の効果】以上説明したように本発明は、分周カウ
ンタによって制御された直並列変換回路の出力に同期パ
ターン検出回路を接続し、同期位置検出回路によって、
ｂｉｔ同期を確立するとともに出力データ信号のチャン
ネル選択を行う構成のフレーム同期回路に、同期照合パ
ターンの系列に応じて直並列変換回路の前段に接続され
た遅延回路に制御をかけ、遅延量を変化させることで、
極めて小規模で高速のフレーム同期回路を実現できると
いう効果がある。
ンタによって制御された直並列変換回路の出力に同期パ
ターン検出回路を接続し、同期位置検出回路によって、
ｂｉｔ同期を確立するとともに出力データ信号のチャン
ネル選択を行う構成のフレーム同期回路に、同期照合パ
ターンの系列に応じて直並列変換回路の前段に接続され
た遅延回路に制御をかけ、遅延量を変化させることで、
極めて小規模で高速のフレーム同期回路を実現できると
いう効果がある。
【図１】本発明の一実施例である。
【図２】本発明の従来の技術である。
【図３】本発明の動作原理である。
【符号の説明】
１ 直並列変換回路
２ 分周カウンタ
３ 同期パターン検出回路
４ 同期位置検出回路
５ チャンネルセレクタ
６ 遅延回路
Claims (3)
- 【請求項１】 フレーム同期パターンを有するディジ
タル信号を伝送する装置において、分周カウンタに同期
した直並列変換回路に高速ディジタル信号を入力し、該
直並列変換回路の並列出力に同期パターン検出回路を接
続してパターン照合をした結果をもとに、同期位置検出
回路により，前記直並列変換回路の前段に接続された遅
延回路の遅延量を制御することを特徴とするフレーム同
期回路。 - 【請求項２】 請求項１記載のフレーム同期回路にお
いて，前記同期パターン回路は，シフトレジスタを有す
ることを特徴とするフレーム同期回路。 - 【請求項３】 請求項１記載のフレーム同期回路にお
いて，前記同期位置検出回路は，前記パターン照合の系
列に応じて，前記遅延回路の遅延量を制御することを特
徴とするフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026620A JP2621668B2 (ja) | 1991-01-29 | 1991-01-29 | フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026620A JP2621668B2 (ja) | 1991-01-29 | 1991-01-29 | フレーム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04252628A true JPH04252628A (ja) | 1992-09-08 |
| JP2621668B2 JP2621668B2 (ja) | 1997-06-18 |
Family
ID=12198519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3026620A Expired - Lifetime JP2621668B2 (ja) | 1991-01-29 | 1991-01-29 | フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621668B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019501577A (ja) * | 2015-11-30 | 2019-01-17 | レイセオン カンパニー | ビームフォーミングエンジン |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3038948B2 (ja) | 1991-03-05 | 2000-05-08 | 日本電気株式会社 | フレーム同期回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63262938A (ja) * | 1987-04-20 | 1988-10-31 | Fujitsu Ltd | 高速同期回路 |
-
1991
- 1991-01-29 JP JP3026620A patent/JP2621668B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63262938A (ja) * | 1987-04-20 | 1988-10-31 | Fujitsu Ltd | 高速同期回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019501577A (ja) * | 2015-11-30 | 2019-01-17 | レイセオン カンパニー | ビームフォーミングエンジン |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2621668B2 (ja) | 1997-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970128 |