JPH01314445A

JPH01314445A - 並列形フレーム同期方式

Info

Publication number: JPH01314445A
Application number: JP14481888A
Authority: JP
Inventors: Nobuhiro Horii; 堀井　信裕
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 1988-06-14
Filing date: 1988-06-14
Publication date: 1989-12-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、ＰＣＭ信号を高次群から低次群に分離化する
ときのフレーム同期方式に関するものである。

［従来の技術］第３図は、従来から知られているフレーム同期方式によ
る分離装置の一例を示す、本図に示す装置は、高次群Ｐ
ＣＭ信号を４個の低次群信号に分離するものである。す
なわち、高次群ＰＣＭ信号は直並列変換回路２１に入り
、直列の４ビツトが並列となり出力される。この変換回
路２１は高次群の伝送速度により動作している。そして
、この４ビツトの信号を同期符号パターン検出部２２が
監視し、フレーム同期ビット列を検出したところで、制
御信号をカウンタ２３に送る。′カウンタ２３はその制
御信号に従って、フレーム同期パルスをフレーム同期回
路２４に送る。

フレーム同期回路２４は、直並列変換回路２１から送ら
れてきた信号を低次群伝送速度でラッチして４チヤネル
の低次群信号にするが、正規のチャネル順に低次群信号
が並ぶようなタイミングでカウンタ２３から位相調整さ
れたフレーム同期パルスが送られるようになっている。

［発明が解決しようとする課題］ところが、従来のこの種の装置では直並列変換回路から
フレーム同期回路に出力される信号が高次群速度である
ため、高速になると、同期符号パターン検出部およびカ
ウンタの動作速度が追従できなくなるという欠点が生じ
る。

よって本発明の目的は上述の点に鑑み、高速の高次群信
号を分離し得るような並列形フレーム同期方式を提供す
ることにある。

【課題を解決するための手段１本発明に係る並列形フレーム同期方式では、高次群、Ｐ
　ＣＭ信号を低次群信号に分離化、するに際して、チャ
ネルの順序、およびチャネル間相互の位相同期を考慮せ
ずに分離化された低次群信号からフレーム同期ビットを
検出することにより、チャネルを正規の順序に並べ換え
、チャネル間のビット位相ずれを解消するものである。

［作　用］本発明によれば、フレーム同期パターン検出回路を低次
群信号の伝送速度で動作させることができるため、高速
の高次群信号についても確実に分離することができる。

［実施例］以下、実施例に基づいて本発明の詳細な説明する。

第１図は、本発明の一実施例を示すブロック図である。

本図において、１は高次群ＰＣＭ信号を４ビツトの並列
信号に変換する直並列変換回路であって、高次群伝送速
度で動作している。　２１はＤフリップフロップであり
、低次群伝送速度で直並列変換回路１から送られた信号
をラッチする。２２もＤフリップフロップである。

３１〜３４はフレーム同期パターン検出回路であり、Ｄ
フリップフロップ２１の出力と、それより１ビツトずれ
ているＤフリップフロップ２２の出力から、フレーム同
期ビットとチャネル１〜４の配列パターンを検出する。

４はチャネル入換回路であり、フレーム同期パターン検
出回路３１〜３４からの検出信号をもとに正規のチャネ
ル順に入れ換える機能を果たす。

５１〜５４は位相同期回路であり、各チャネル間にある
１ビツトの位相ずれをなくシ、チャネル間のフレーム同
期をとる機能を果たす。

上述した構成の実施例によればフレーム同期パターン検
出回路３１〜３４を低次群信号の伝送速度で動作させる
ことができるため、高速の高次群信号用の分離装置を実
現できるが、フレーム同期をとる前に低次群に分離して
しまうため、チャネルの順序が定まっていない、ここで
、チャネルの順序は第２図に示されるように、Ｊ　ｆｆ
ｆｉ類のパターンがある。ところが各パターンによって
各チャネル間の位相ずれが定まっているので、これをＤ
フリップフロップ２１と２２の出力より検出する。

例えば、パターン３（第２図参照）について説明すると
、Ｄフリップフロップ２１によってラッチされた低次群
信号＃１．＃２．＃３．＃４に対してそれぞれ、チャネ
ル３，４，１．２が配列された状態になっている。また
、チャネル３．４に対してチャネル１．２が１ビット進
んでいるので、チャネル３．４の同期ビットは検出ポイ
ントＡで、チャネル１．２の同期ビットはポイントＢで
同時刻に検出される。さらに、同期ビットパターンを適
当な値にとれば（例えば、１１００やｏｏｌｌ）、これ
ら４ｆｆｆｉＭのパターンが重なることはない。

第１図に示した本実施例の動作を更に詳述すると、次の
とおりである。

高次群信号が直並列変換回路１により４ビツトの並列信
号として出力されるが、ここでは未だ信号は高次群信号
の伝送速度でビットシフトしている。そして、これらの
信号をＤフリッププロップ２１において低次群信号の伝
送速度でラッチすることにより、４チヤンネルの低次群
信号に分離することになる。

しかし、フレーム同期をとってはいないため、チャネル
の順序はこの段階では未定である。そこで、先に説明し
たようにＤフリップフロップ２１による出力とそれより
１ビツトずれたＤフリップフロップ２２の出力から、４
パターンの低次群信号配列に応じてフレーム同期パター
ン検出回路３１〜３４を構成する。それぞれの素子は一
致回路により同期パターンを検出する０例えば、パター
ン３はチャネル３’、４，１，２の順に配列ｉれており
、この場合チャネル１．２がチャネル３．４より１ビッ
ト先行している。

よフて、検出ポイントＡ（Ｄフリップフロップ２１の出
力）から＃１および＃２を、検出ポイントＢ（フリップ
フロップ２２の出力）から＃３．　＃４を検出回路３３
に導き、チャネル１，２，３．４の同期ビットパターン
と＃３．＃４．＃１．＃２の信号とを比較して、一致し
ているかどうかを検出する。

フレーム同期パターン検出回路３１〜３４のうちどれか
１つが同期ビットパターンを検出すれば、その回路は制
御偉号をチャネル入換回路４と位相同期回路５１〜５４
に送出する。チャネル入換回路４はこの信号により信号
配列パターンを知り、正規の順序にチャネルを並べ換え
る。

そして、位相同期回路５１〜５４が１ビット進んでいる
信号を１ビット遅らせるなどしてチャネル間の１ビツト
ずれをなくし、フレームフォーマットに対するビット位
相同期をとる。

［発明の効果°］以上説明しとおり本発明によれば、フレーム同期パター
ンの検出およびフレーム同期回路への検出結果をフィー
ドバックするループにおいて、低次群信号の伝送速度で
動作させることができるので、高速の高次群信号を分離
するととが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は分離後の低次信号配列パターンと各パターンに
おける同期ビットの検出位置を示す図、第３図は従来の
フレーム同期方式を示すブロック図である。１・・・直並列変換回路、２．２２・・・Ｄフリップフロップ、４・・・チャネル入換回路、３１〜３４・・・フレーム同期パターン検出回路、５１
〜５４・・・位相同期回路。特許出願人　　住友電気工業株式会社

Claims

【特許請求の範囲】

１）高次群ＰＣＭ信号を低次群信号に分離化するに際し
て、チャネルの順序、およびチャネル間相互の位相同期
を考慮せずに分離化された低次群信号からフレーム同期
ビットを検出することにより、チャネルを正規の順序に
並べ換え、チャネル間のビット位相ずれを解消すること
を特徴とする並列形フレーム同期方式。