JPH04253211A - クロックデューティ補正回路 - Google Patents
クロックデューティ補正回路Info
- Publication number
- JPH04253211A JPH04253211A JP3009389A JP938991A JPH04253211A JP H04253211 A JPH04253211 A JP H04253211A JP 3009389 A JP3009389 A JP 3009389A JP 938991 A JP938991 A JP 938991A JP H04253211 A JPH04253211 A JP H04253211A
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- Japan
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- circuit
- delay
- clock signal
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、クロック信号のデュー
ティ比を補正するクロックデューティ補正回路に関する
。
ティ比を補正するクロックデューティ補正回路に関する
。
【０００２】
【従来の技術】従来例の回路構成を図５に示し、また該
回路のタイムチャートを図６に示す。図５において、１
は補正したクロック信号を発生するフリップフロップ（
以下ではＦＦ回路と称す）、２は前記ＦＦ回路１の＊Ｑ
信号（＊は極性反転を示す）を入力してＦＦ回路１のリ
セット端子Ｒに出力する遅延回路（以下、説明の便宜上
第三遅延回路と称す）であり、この遅延量にてＦＦ回路
１のＱ信号である出力クロック信号のデューティ比が決
定される。また図６（ａ） は補正対象の入力クロック
信号、図６（ｂ） はＦＦ回路１の＊Ｑ信号である。更
に図６（ｃ） は＊Ｑ信号（ｂ） を第三遅延回路２で
遅延させた信号、（ｄ） はＦＦ回路１のＱ信号の出力
クロック信号である。以下、図５と図６を用いて従来例
回路の動作説明を行う。
回路のタイムチャートを図６に示す。図５において、１
は補正したクロック信号を発生するフリップフロップ（
以下ではＦＦ回路と称す）、２は前記ＦＦ回路１の＊Ｑ
信号（＊は極性反転を示す）を入力してＦＦ回路１のリ
セット端子Ｒに出力する遅延回路（以下、説明の便宜上
第三遅延回路と称す）であり、この遅延量にてＦＦ回路
１のＱ信号である出力クロック信号のデューティ比が決
定される。また図６（ａ） は補正対象の入力クロック
信号、図６（ｂ） はＦＦ回路１の＊Ｑ信号である。更
に図６（ｃ） は＊Ｑ信号（ｂ） を第三遅延回路２で
遅延させた信号、（ｄ） はＦＦ回路１のＱ信号の出力
クロック信号である。以下、図５と図６を用いて従来例
回路の動作説明を行う。
【０００３】まず、補正対象となる入力クロック信号（
ａ） はＦＦ回路１のクロック信号端子Ｃに入力し、該
信号（ａ） の立ち上がりエッジでＱ信号と＊Ｑ信号が
図６（ｂ），（ｄ） に示すように出力する。この信号
（ｂ） は、立ち下がりが第三遅延回路２（ここでの遅
延量Ｔｄは固定）にて図６（ｃ） に示すように或る一
定量だけ遅延してＦＦ回路１のリセット端子Ｒに入力す
る。従って、ＦＦ回路１よりＱ信号と＊Ｑ信号がそれぞ
れ図６（ｄ） と図６（ｂ） に示すように出力される
。以上の結果から、ＦＦ回路１の信号（ｄ） は、入力
クロック信号（ａ） より或る一定量だけ遅延して立ち
上がり、かつ信号（ｂ） より第三遅延回路２で遅延し
た分に或る一定量の遅延時間を加えた時間だけ遅延した
分をデューティ比αとした時間幅αＴ０ （但し、Ｔ０
はクロック信号の１周期）の出力クロック信号（ｄ）
を出力する。
ａ） はＦＦ回路１のクロック信号端子Ｃに入力し、該
信号（ａ） の立ち上がりエッジでＱ信号と＊Ｑ信号が
図６（ｂ），（ｄ） に示すように出力する。この信号
（ｂ） は、立ち下がりが第三遅延回路２（ここでの遅
延量Ｔｄは固定）にて図６（ｃ） に示すように或る一
定量だけ遅延してＦＦ回路１のリセット端子Ｒに入力す
る。従って、ＦＦ回路１よりＱ信号と＊Ｑ信号がそれぞ
れ図６（ｄ） と図６（ｂ） に示すように出力される
。以上の結果から、ＦＦ回路１の信号（ｄ） は、入力
クロック信号（ａ） より或る一定量だけ遅延して立ち
上がり、かつ信号（ｂ） より第三遅延回路２で遅延し
た分に或る一定量の遅延時間を加えた時間だけ遅延した
分をデューティ比αとした時間幅αＴ０ （但し、Ｔ０
はクロック信号の１周期）の出力クロック信号（ｄ）
を出力する。
【０００４】ところが、上記したようにＦＦ回路１より
出力される信号（ｂ）をリセット信号に使用しているた
め、ＦＦ回路１のリムーバル時間（リセット信号の解除
から入力クロック信号（ａ） の次の立ち上がりエッジ
までの最小時間）から、出力クロック信号（ｄ） のデ
ューティ比を約５０％以上に補正できない。また、同じ
デバイス内であるため、或るデューティ比に設定（第三
遅延回路の遅延量Ｔｄを或る値に固定）しても、温度・
電源変動などの変動により出力クロック信号（ｄ） の
デューティ比が変動しかつ遅延量が大きいほど変動幅も
また大きくなり、従って補正されたクロック信号に補正
歪みが生じるようになる。
出力される信号（ｂ）をリセット信号に使用しているた
め、ＦＦ回路１のリムーバル時間（リセット信号の解除
から入力クロック信号（ａ） の次の立ち上がりエッジ
までの最小時間）から、出力クロック信号（ｄ） のデ
ューティ比を約５０％以上に補正できない。また、同じ
デバイス内であるため、或るデューティ比に設定（第三
遅延回路の遅延量Ｔｄを或る値に固定）しても、温度・
電源変動などの変動により出力クロック信号（ｄ） の
デューティ比が変動しかつ遅延量が大きいほど変動幅も
また大きくなり、従って補正されたクロック信号に補正
歪みが生じるようになる。
【０００５】
【発明が解決しようとする課題】従って、補正したクロ
ック信号のデューティ比が約５０％以下に制限され、ま
た或るデューティ比のクロック信号を生成しても、デバ
イス内の温度電源変動などにより補正量が変動するとい
う課題がある。本発明は、補正するデューティ比の許容
範囲を広げ、デューティ補正回路の内蔵されているデバ
イス内の温度や電源変動などによる遅延のバラツキによ
るデューティ比の変動を抑えることのできるクロックデ
ューティ補正回路を提供することを目的とする。
ック信号のデューティ比が約５０％以下に制限され、ま
た或るデューティ比のクロック信号を生成しても、デバ
イス内の温度電源変動などにより補正量が変動するとい
う課題がある。本発明は、補正するデューティ比の許容
範囲を広げ、デューティ補正回路の内蔵されているデバ
イス内の温度や電源変動などによる遅延のバラツキによ
るデューティ比の変動を抑えることのできるクロックデ
ューティ補正回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明のクロックデュー
ティ補正回路は、補正対象のクロック信号を第一遅延回
路４にて所定時間を遅延し、該遅延信号をＦＦ回路１の
リセット信号として入力することにより、該ＦＦ回路１
より出力されるクロック信号のデューティ比が前記第一
遅延回路４の時間遅延量にて決まるよう補正する。
ティ補正回路は、補正対象のクロック信号を第一遅延回
路４にて所定時間を遅延し、該遅延信号をＦＦ回路１の
リセット信号として入力することにより、該ＦＦ回路１
より出力されるクロック信号のデューティ比が前記第一
遅延回路４の時間遅延量にて決まるよう補正する。
【０００７】又、補正対象のクロック信号を極性反転の
インバータ３を介してデバイス外に具えた第一遅延回路
４に加えて所定時間を遅延し、この遅延信号を入力バッ
ファ５を介してＦＦ回路１のリセット端子に入力するこ
とにより、該ＦＦ回路１より出力されるクロック信号の
デューティ比が前記第一遅延回路４の時間遅延量にて決
まるように補正するように構成する。
インバータ３を介してデバイス外に具えた第一遅延回路
４に加えて所定時間を遅延し、この遅延信号を入力バッ
ファ５を介してＦＦ回路１のリセット端子に入力するこ
とにより、該ＦＦ回路１より出力されるクロック信号の
デューティ比が前記第一遅延回路４の時間遅延量にて決
まるように補正するように構成する。
【０００８】更に、上記クロック信号を第二遅延回路６
を介してＦＦ回路１に入力するようにし、上記極性反転
のインバータ３と入力バッファ５との遅延時間量の和が
前記第二遅延回路６の遅延時間量に等しく設定するよう
構成する。
を介してＦＦ回路１に入力するようにし、上記極性反転
のインバータ３と入力バッファ５との遅延時間量の和が
前記第二遅延回路６の遅延時間量に等しく設定するよう
構成する。
【０００９】
【作用】本発明では、補正対象のクロック信号をＦＦ回
路１のリセット信号に使用することにより補正するデュ
ーティ比を広範囲に設定できるようにし、そのデューテ
ィ比を決定する第一遅延回路４をデバイスの内部または
外部に設置し、その際の入出力分の遅延量と同等の遅延
量を補正対象のクロック信号に施してＦＦ回路１のクロ
ック信号に使用することにより、本補正回路を内蔵する
デバイス内の温度特性などが同じであるならば、デバイ
ス内の特性に関係なく該遅延回路４で決まる遅延量がそ
のままデューティ比となるクロック信号を送出できる。
路１のリセット信号に使用することにより補正するデュ
ーティ比を広範囲に設定できるようにし、そのデューテ
ィ比を決定する第一遅延回路４をデバイスの内部または
外部に設置し、その際の入出力分の遅延量と同等の遅延
量を補正対象のクロック信号に施してＦＦ回路１のクロ
ック信号に使用することにより、本補正回路を内蔵する
デバイス内の温度特性などが同じであるならば、デバイ
ス内の特性に関係なく該遅延回路４で決まる遅延量がそ
のままデューティ比となるクロック信号を送出できる。
【００１０】
【実施例】以下、図１〜４を用いて本発明を説明する。
図１は第一遅延回路４をデバイス内に設けた例である。
図中、１は従来例の図５に示す通りのＦＦ回路である。
また３は補正対象のクロック信号の極性を反転するため
のインバータ、４はインバータ３の出力を遅延する第一
遅延回路である。尚この第一遅延回路４の出力は、その
ままＦＦ回路１のリセット信号のタイミングに使用する
。そしてこれら１と３及び４により図１の本発明の一実
施例のデューティ補正回路を構成する。なお図２は図１
のタイムチャートであり、（ａ） は補正対象のクロッ
ク信号、（ｂ） は補正対象のクロック信号（ａ） の
極性をインバータ３で反転したのち、該反転信号を第一
遅延回路４で遅延させてからＦＦ回路１のリセット信号
のタイミングとして使用する信号である。また信号（ｃ
） はＦＦ回路１の出力クロック信号である。
のインバータ、４はインバータ３の出力を遅延する第一
遅延回路である。尚この第一遅延回路４の出力は、その
ままＦＦ回路１のリセット信号のタイミングに使用する
。そしてこれら１と３及び４により図１の本発明の一実
施例のデューティ補正回路を構成する。なお図２は図１
のタイムチャートであり、（ａ） は補正対象のクロッ
ク信号、（ｂ） は補正対象のクロック信号（ａ） の
極性をインバータ３で反転したのち、該反転信号を第一
遅延回路４で遅延させてからＦＦ回路１のリセット信号
のタイミングとして使用する信号である。また信号（ｃ
） はＦＦ回路１の出力クロック信号である。
【００１１】また図３は、第一遅延回路４をデバイス外
に設けた例である。図中、３は図１に示す通りである。 なお５は第一遅延回路４の出力を再び同一極性でデバイ
ス内に入力するための入力バッファであり、インバータ
３と第一遅延回路４を介して該入力バッファ５に入力し
たクロック信号は、そのままＦＦ回路１のリセット信号
のタイミングに使用するように構成している。そして６
は、補正対象のクロック信号を上記のインバータ３と入
力バッファ５との遅延量の和と同一値になるように構成
した第二遅延回路である。そしてこれら１及び３〜６の
回路により本発明の他の実施例のデューティ補正回路を
形成している。なお図４において、（ａ） は補正対象
のクロック信号、（ｂ） は補正対象のクロック信号（
ａ） の極性を反転した信号、（ｃ） はインバータ３
の出力を第一遅延回路４にて遅延させた信号、（ｄ）
は第一遅延回路４からの出力を入力バッファ５を介して
ＦＦ回路１に加えてＦＦ回路１のリセット信号のタイミ
ングとして使用する信号である。そして、これら信号（
ｂ） 〜（ｄ） はデューティ比を決定する遅延量を決
定する。なお（ｅ） は先の第一遅延回路４の遅延（Δ
ｂ）と入力バッファ５の入力に要する遅延（Δｄ）を入
力クロック信号（ａ） に対して遅延させた信号であり
、そして（ｆ）は出力クロック信号である。以下におい
て、図１、図２および図３、図４を用いて本発明の回路
を説明する。
に設けた例である。図中、３は図１に示す通りである。 なお５は第一遅延回路４の出力を再び同一極性でデバイ
ス内に入力するための入力バッファであり、インバータ
３と第一遅延回路４を介して該入力バッファ５に入力し
たクロック信号は、そのままＦＦ回路１のリセット信号
のタイミングに使用するように構成している。そして６
は、補正対象のクロック信号を上記のインバータ３と入
力バッファ５との遅延量の和と同一値になるように構成
した第二遅延回路である。そしてこれら１及び３〜６の
回路により本発明の他の実施例のデューティ補正回路を
形成している。なお図４において、（ａ） は補正対象
のクロック信号、（ｂ） は補正対象のクロック信号（
ａ） の極性を反転した信号、（ｃ） はインバータ３
の出力を第一遅延回路４にて遅延させた信号、（ｄ）
は第一遅延回路４からの出力を入力バッファ５を介して
ＦＦ回路１に加えてＦＦ回路１のリセット信号のタイミ
ングとして使用する信号である。そして、これら信号（
ｂ） 〜（ｄ） はデューティ比を決定する遅延量を決
定する。なお（ｅ） は先の第一遅延回路４の遅延（Δ
ｂ）と入力バッファ５の入力に要する遅延（Δｄ）を入
力クロック信号（ａ） に対して遅延させた信号であり
、そして（ｆ）は出力クロック信号である。以下におい
て、図１、図２および図３、図４を用いて本発明の回路
を説明する。
【００１２】まず図１と図２において、補正対象の図２
のクロック信号（ａ） は図１に示すように入力され、
インバータ３と第一遅延回路４（ここでは或る一定量に
固定）にて図２（ｂ） に示すように更にΔｂを遅延し
てＦＦ回路１のリセット端子Ｒに入力する。またＦＦ回
路１のクロック信号端子Ｃにはクロック信号（ａ） が
入力している。従って、ＦＦ回路１からは該信号（ａ）
の立ち上がりエッジより或る時間だけ遅れて立ち上が
り、かつ第一遅延回路４の遅延より入力した信号（ｂ）
の立ち下がりエッジより或る時間だけ遅れてリセット
されるＱ出力（ｃ） を送出する。即ち、出力されるク
ロック信号のデューティ比は、第一遅延回路４とインバ
ータ３の遅延量にて決定される。
のクロック信号（ａ） は図１に示すように入力され、
インバータ３と第一遅延回路４（ここでは或る一定量に
固定）にて図２（ｂ） に示すように更にΔｂを遅延し
てＦＦ回路１のリセット端子Ｒに入力する。またＦＦ回
路１のクロック信号端子Ｃにはクロック信号（ａ） が
入力している。従って、ＦＦ回路１からは該信号（ａ）
の立ち上がりエッジより或る時間だけ遅れて立ち上が
り、かつ第一遅延回路４の遅延より入力した信号（ｂ）
の立ち下がりエッジより或る時間だけ遅れてリセット
されるＱ出力（ｃ） を送出する。即ち、出力されるク
ロック信号のデューティ比は、第一遅延回路４とインバ
ータ３の遅延量にて決定される。
【００１３】また、図３と図４において、補正対象とな
る図４クロック信号（ａ） は図３に示すようにＦＦ回
路１に入力され、インバータ３にて図４（ｂ） に示す
ようにΔｂだけ遅延しかつ極性反転されてデバイス外に
送出される。この信号（ｂ） を第一遅延回路４（ここ
では或る一定量に固定）にて図４（ｃ） に示すように
更にΔｃを遅延し、入力バッファ５にてΔｄを遅延して
再びデバイス内に入力してＦＦ回路１のリセット端子Ｒ
に入力する。ここでクロック信号（ａ） を第二遅延回
路６によりインバータ３と入力バッファ５の遅延時間だ
け遅延させた信号が、図４（ｅ） に示すようにＦＦ回
路１のクロック信号端子Ｃに入力される。この信号（ｅ
） の立ち上がりエッジでＦＦ回路１のＱ出力である信
号（ｆ） が出力され、そして外部遅延により入力され
た信号（ｄ） の立ち下がりにてリセットされてＦＦ回
路１のＱ出力（ｆ） が送出される。以上の結果から、
図４に示すようにインバータ３の遅延時間（立ち下がり
）をΔｂ、入力バッファ５の遅延時間（立ち下がり）を
Δｄ、第二遅延回路６の遅延時間（立ち上がり）をΔｅ
とすると、Δｂ＋Δｄ＝Δｅであるならば、本回路のデ
バイス内の温度特性等による遅延時間のバラツキが前記
のごとく両辺が等しければ、本出力クロック信号（ｆ）
のデューティ比αＴ０ は、図４（ｃ） に示す第一
遅延回路４による遅延時間（立ち下がり）Δｃと等しく
なる。
る図４クロック信号（ａ） は図３に示すようにＦＦ回
路１に入力され、インバータ３にて図４（ｂ） に示す
ようにΔｂだけ遅延しかつ極性反転されてデバイス外に
送出される。この信号（ｂ） を第一遅延回路４（ここ
では或る一定量に固定）にて図４（ｃ） に示すように
更にΔｃを遅延し、入力バッファ５にてΔｄを遅延して
再びデバイス内に入力してＦＦ回路１のリセット端子Ｒ
に入力する。ここでクロック信号（ａ） を第二遅延回
路６によりインバータ３と入力バッファ５の遅延時間だ
け遅延させた信号が、図４（ｅ） に示すようにＦＦ回
路１のクロック信号端子Ｃに入力される。この信号（ｅ
） の立ち上がりエッジでＦＦ回路１のＱ出力である信
号（ｆ） が出力され、そして外部遅延により入力され
た信号（ｄ） の立ち下がりにてリセットされてＦＦ回
路１のＱ出力（ｆ） が送出される。以上の結果から、
図４に示すようにインバータ３の遅延時間（立ち下がり
）をΔｂ、入力バッファ５の遅延時間（立ち下がり）を
Δｄ、第二遅延回路６の遅延時間（立ち上がり）をΔｅ
とすると、Δｂ＋Δｄ＝Δｅであるならば、本回路のデ
バイス内の温度特性等による遅延時間のバラツキが前記
のごとく両辺が等しければ、本出力クロック信号（ｆ）
のデューティ比αＴ０ は、図４（ｃ） に示す第一
遅延回路４による遅延時間（立ち下がり）Δｃと等しく
なる。
【００１４】
【発明の効果】以上に説明したように本発明によれば、
入力クロック信号のデューティ比に関係なく広範囲にデ
ューティ比を提供するクロック信号を発生でき、また温
度や電源などの変動による遅延のバラツキによるデュー
ティ比の変動を抑えることができるクロックデューティ
補正回路として提供できるようになり、特性上の問題を
大きく向上させることができる効果がある。
入力クロック信号のデューティ比に関係なく広範囲にデ
ューティ比を提供するクロック信号を発生でき、また温
度や電源などの変動による遅延のバラツキによるデュー
ティ比の変動を抑えることができるクロックデューティ
補正回路として提供できるようになり、特性上の問題を
大きく向上させることができる効果がある。
【図１】 本発明の一実施例の回路構成を示す図であ
る。
る。
【図２】 本発明の一実施例回路のタイムチャートを
示す図である。
示す図である。
【図３】 本発明の他の実施例の回路構成を示す図で
ある。
ある。
【図４】 本発明の他の実施例回路のタイムチャート
を示す図である。
を示す図である。
【図５】 従来の一実施例の回路構成を示す図である
。
。
【図６】 従来の一実施例回路のタイムチャートを示
す図である。
す図である。
１はＦＦ回路
３はインバータ
４は第一遅延回路
５は入力バッファ
６は第二遅延回路
Claims (3)
- 【請求項１】 補正対象のクロック信号を第一遅延回
路（４） にて所定時間を遅延し、該遅延信号をＦＦ回
路（１） のリセット信号として入力することにより、
該ＦＦ回路（１） より出力されるクロック信号のデュ
ーティ比が前記第一遅延回路（４） の時間遅延量にて
決まるように補正したことを特徴とするクロックデュー
ティ補正回路。 - 【請求項２】 補正対象のクロック信号を極性反転の
インバータ（３） を介してデバイス外に具えた第一遅
延回路（４） に加えて所定時間を遅延し、この遅延信
号を入力バッファ（５） を介してＦＦ回路（１） の
リセット端子に入力することにより、該ＦＦ回路（１）
より出力されるクロック信号のデューティ比が前記第
一遅延回路（４） の時間遅延量にて決まるように補正
したことを特徴とするクロックデューティ補正回路。 - 【請求項３】 上記クロック信号を第二遅延回路（６
） を介してＦＦ回路（１） に入力するようにし、上
記極性反転のインバータ（３） と入力バッファ（５）
との遅延時間量の和が前記第二遅延回路（６） の遅
延時間量に等しく設定した請求項２記載のクロックデュ
ーティ補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3009389A JPH04253211A (ja) | 1991-01-29 | 1991-01-29 | クロックデューティ補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3009389A JPH04253211A (ja) | 1991-01-29 | 1991-01-29 | クロックデューティ補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04253211A true JPH04253211A (ja) | 1992-09-09 |
Family
ID=11719091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3009389A Pending JPH04253211A (ja) | 1991-01-29 | 1991-01-29 | クロックデューティ補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04253211A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205720A (ja) * | 1987-02-23 | 1988-08-25 | Hitachi Ltd | 大規模半導体論理回路 |
-
1991
- 1991-01-29 JP JP3009389A patent/JPH04253211A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205720A (ja) * | 1987-02-23 | 1988-08-25 | Hitachi Ltd | 大規模半導体論理回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961022 |