JPH04253236A - アクセス制御方式 - Google Patents
アクセス制御方式Info
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- JPH04253236A JPH04253236A JP907591A JP907591A JPH04253236A JP H04253236 A JPH04253236 A JP H04253236A JP 907591 A JP907591 A JP 907591A JP 907591 A JP907591 A JP 907591A JP H04253236 A JPH04253236 A JP H04253236A
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- Japan
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- access
- mode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、アクセス速度の異なる
複数のアクセスモードを切り換えるアクセス制御方式に
関する。
複数のアクセスモードを切り換えるアクセス制御方式に
関する。
【０００２】
【従来の技術】一般に、ＲＯＭ等のメモリは、マイクロ
プロセッサ等によりアクセスが行われてから実際にデー
タが出力されるまでに一定の時間がかかる。
プロセッサ等によりアクセスが行われてから実際にデー
タが出力されるまでに一定の時間がかかる。
【０００３】そこで、複数のＲＯＭをアクセスする場合
に、１つのＲＯＭをアクセスしてそのＲＯＭからデータ
が出力されるまでの間に、他のＲＯＭをアクセスして全
体のアクセス速度を高めることが行わている。
に、１つのＲＯＭをアクセスしてそのＲＯＭからデータ
が出力されるまでの間に、他のＲＯＭをアクセスして全
体のアクセス速度を高めることが行わている。
【０００４】このアクセス方法で、１つのアクセスサイ
クルの中で２個ＲＯＭをアクセスする場合をペアモード
と呼び、３個以上のＲＯＭをアクセスする場合をバース
トモードと呼んでいる。これに対して、１つのアクセス
サイクルの中で１個のＲＯＭをアクセスする場合、すな
わちＲＯＭからデータが出力されてから次のアクセスを
行うモードをノーマルモードと呼んでいる。
クルの中で２個ＲＯＭをアクセスする場合をペアモード
と呼び、３個以上のＲＯＭをアクセスする場合をバース
トモードと呼んでいる。これに対して、１つのアクセス
サイクルの中で１個のＲＯＭをアクセスする場合、すな
わちＲＯＭからデータが出力されてから次のアクセスを
行うモードをノーマルモードと呼んでいる。
【０００５】従来、ＲＯＭ等のメモリのアクセスを制御
する回路は、これら３種類のアクセスモードをスイッチ
等により切り換えられるようになっていた。図７は、３
種類のアクセスモードをスイッチにより切り換える従来
のアクセス切り換え回路の回路構成図である。
する回路は、これら３種類のアクセスモードをスイッチ
等により切り換えられるようになっていた。図７は、３
種類のアクセスモードをスイッチにより切り換える従来
のアクセス切り換え回路の回路構成図である。
【０００６】図７のアクセス切り換え回路は、スイッチ
部１１を除いた他の回路が、例えば１個のＬＳＩで構成
されており、スイッチ部１１とＬＳＩとの間はスイッチ
ＳＷ１、ＳＷ２の操作信号を伝達する２本の信号線によ
り接続されている。
部１１を除いた他の回路が、例えば１個のＬＳＩで構成
されており、スイッチ部１１とＬＳＩとの間はスイッチ
ＳＷ１、ＳＷ２の操作信号を伝達する２本の信号線によ
り接続されている。
【０００７】図７において、スイッチ部１１は、３種類
のアクセスモードの何れかを選択する回路である。スイ
ッチＳＷ１、ＳＷ２の一端は接地され、その他端は、一
端が電源電圧に接続されている抵抗Ｒ１、Ｒ２の他端及
びインバータ１２、１３に接続されている。このインバ
ータ１２、１３の出力はデコーダ１４に出力されている
。
のアクセスモードの何れかを選択する回路である。スイ
ッチＳＷ１、ＳＷ２の一端は接地され、その他端は、一
端が電源電圧に接続されている抵抗Ｒ１、Ｒ２の他端及
びインバータ１２、１３に接続されている。このインバ
ータ１２、１３の出力はデコーダ１４に出力されている
。
【０００８】このデコーダ１４からは、スイッチＳＷ１
、ＳＷ２の設定状態に応じてノーマルモード信号、ペア
モード信号、バーストモード信号がデコーダ１５、デコ
ーダ１６及びデコーダ１７の制御端子Ｇに出力される。
、ＳＷ２の設定状態に応じてノーマルモード信号、ペア
モード信号、バーストモード信号がデコーダ１５、デコ
ーダ１６及びデコーダ１７の制御端子Ｇに出力される。
【０００９】例えば、スイッチＳＷ１、ＳＷ２が共にオ
フの場合には、インバータ１２、１３の入力がそれぞれ
ハイレベルとなり、デコーダ１４からノーマルモード信
号が出力されデコーダ１５がイネーブルとなる。
フの場合には、インバータ１２、１３の入力がそれぞれ
ハイレベルとなり、デコーダ１４からノーマルモード信
号が出力されデコーダ１５がイネーブルとなる。
【００１０】また、スイッチＳＷ１がオン、スイッチＳ
Ｗ２がオフの場合には、インバータ１２の入力がローレ
ベル、インバータ１３の入力がハイレベルとなり、デコ
ーダ１４からはペアモード信号が出力されてデコーダ１
６がイネーブルとなる。
Ｗ２がオフの場合には、インバータ１２の入力がローレ
ベル、インバータ１３の入力がハイレベルとなり、デコ
ーダ１４からはペアモード信号が出力されてデコーダ１
６がイネーブルとなる。
【００１１】さらに、スイッチＳＷ１がオフ、スイッチ
ＳＷ２がオンの場合には、インバータ１２の入力がハイ
レベル、インバータ１３の入力がローレベルとなり、デ
コーダ１４からバーストモード信号が出力されデコーダ
１７がイネーブルとなる。
ＳＷ２がオンの場合には、インバータ１２の入力がハイ
レベル、インバータ１３の入力がローレベルとなり、デ
コーダ１４からバーストモード信号が出力されデコーダ
１７がイネーブルとなる。
【００１２】モーマルモードにおいては、アドレスラッ
チ１８にラッチされたアドレスデータがデコーダ１５で
デコードされ、そのデコード結果に基づいてデコーダ１
５の対応する出力ａ〜ｄの何れかが「０」となる。
チ１８にラッチされたアドレスデータがデコーダ１５で
デコードされ、そのデコード結果に基づいてデコーダ１
５の対応する出力ａ〜ｄの何れかが「０」となる。
【００１３】これにより、アンドゲート２０〜２３の何
れかの出力からイネーブル信号
れかの出力からイネーブル信号
【００１４】ＯＥ００、
【００１５】ＯＥ０１、
【００１６】ＯＥ０２、又は
【００１７】ＯＥ０３が出力され、１つのメモリサイク
ルで１つのイネーブル信号が出力されるノーマルモード
のアクセスが行われる。一方、ペアモードにおいては、
例えば、デコーダ１６に入力するアドレスデータの上位
ビットが「０」又は「１」の状態では、アドレスカウン
タ１９の出力が変化したとき、クロック信号ＣＬＫ に
同期してデコーダ１６の出力ａ、ｂが交互に「０」とな
り、又出力ｃ、ｄが交互に「０」となる。
ルで１つのイネーブル信号が出力されるノーマルモード
のアクセスが行われる。一方、ペアモードにおいては、
例えば、デコーダ１６に入力するアドレスデータの上位
ビットが「０」又は「１」の状態では、アドレスカウン
タ１９の出力が変化したとき、クロック信号ＣＬＫ に
同期してデコーダ１６の出力ａ、ｂが交互に「０」とな
り、又出力ｃ、ｄが交互に「０」となる。
【００１８】これにより、１つのアクセスサイクルでア
ンドゲート２０〜２３から２つのイーネブル信号
ンドゲート２０〜２３から２つのイーネブル信号
【００
１９】ＯＥ００、
１９】ＯＥ００、
【００２０】ＯＥ０１又は
【００２１】ＯＥ０２、
【００２２】ＯＥ０３が出力されて、ペアモードのアク
セスが行われる。他方、バーストモードにおいては、ク
ロック信号に同期してアドレスカウンタ１９の出力が順
次カウントアップされ、デコーダ１７の出力ａ〜ｄが順
次「０」となる。
セスが行われる。他方、バーストモードにおいては、ク
ロック信号に同期してアドレスカウンタ１９の出力が順
次カウントアップされ、デコーダ１７の出力ａ〜ｄが順
次「０」となる。
【００２３】これにより、例えば１つのアクセスサイク
ルでアンドゲート２０〜２３から４つのイネーブル信号
ルでアンドゲート２０〜２３から４つのイネーブル信号
【００２４】ＯＥ００、
【００２５】ＯＥ０１、
【００２６】ＯＥ０２、
【００２７】ＯＥ０３が順次出力され、バーストモード
のアクセスが行われる。
のアクセスが行われる。
【００２８】
【発明が解決しようとする課題】ところで、上述したア
クセス切り換え回路は、一般にスイッチ部１１を除いて
（スイッチ部１１は外部から設定できるようにする必要
があるので）１個又は複数個のＬＳＩで構成される場合
が多い。
クセス切り換え回路は、一般にスイッチ部１１を除いて
（スイッチ部１１は外部から設定できるようにする必要
があるので）１個又は複数個のＬＳＩで構成される場合
が多い。
【００２９】この場合、スイッチ部１１から出力される
ノーマルモード、ペアモード、バーストモード等のアク
セスモードを選択する信号をＬＳＩ内部に取り込む必要
がある。その為、それらの信号を入力する信号線が必要
となり、ＬＳＩのピン数も多くなるという問題点があっ
た。
ノーマルモード、ペアモード、バーストモード等のアク
セスモードを選択する信号をＬＳＩ内部に取り込む必要
がある。その為、それらの信号を入力する信号線が必要
となり、ＬＳＩのピン数も多くなるという問題点があっ
た。
【００３０】本発明は、複数のアクセスモードを切り換
える為のスイッチ回路等を無くし回路を簡素にすると共
に、外部から取り込む必要のある信号線の数を少なくす
ることを目的とする。
える為のスイッチ回路等を無くし回路を簡素にすると共
に、外部から取り込む必要のある信号線の数を少なくす
ることを目的とする。
【００３１】
【課題を解決するための手段】図１は、本発明の原理説
明図である。同図において、複数のメモリアクセスモー
ドにそれぞれ所定のアドレス範囲を割り当てたときに、
モード選択手段１は、読み出しアドレスが前記各モード
に割り当てたアドレス範囲の何れのアドレス範囲にある
かを判定して、前記複数のアクセスモードの内の１つの
アクセスモードを選択する。このモード選択手段１は、
例えばデコーダで構成することができ、読み出しアドレ
スをデコードしてアドレスに対応するアクセスモードを
選択する。
明図である。同図において、複数のメモリアクセスモー
ドにそれぞれ所定のアドレス範囲を割り当てたときに、
モード選択手段１は、読み出しアドレスが前記各モード
に割り当てたアドレス範囲の何れのアドレス範囲にある
かを判定して、前記複数のアクセスモードの内の１つの
アクセスモードを選択する。このモード選択手段１は、
例えばデコーダで構成することができ、読み出しアドレ
スをデコードしてアドレスに対応するアクセスモードを
選択する。
【００３２】アクセス切り換え手段２は、前記モード選
択手段１で選択されたアクセスモードに対応する１又は
複数のメモリを順次アクセスするイネーブル信号を出力
する。
択手段１で選択されたアクセスモードに対応する１又は
複数のメモリを順次アクセスするイネーブル信号を出力
する。
【００３３】
【作 用】本発明では、複数のメモリアクセ
スモードに対しそれぞれ所定のアドレス範囲を割り当て
てある。そして、モード選択手段１により、マイクロプ
ロセッサ等から出力される読み出しアドレスが、各モー
ドに割り当ててあるアドレス範囲のどのアドレス範囲に
該当するかを判定し、そのアドレスに対応するアクセス
モードを選択するようにしている。
スモードに対しそれぞれ所定のアドレス範囲を割り当て
てある。そして、モード選択手段１により、マイクロプ
ロセッサ等から出力される読み出しアドレスが、各モー
ドに割り当ててあるアドレス範囲のどのアドレス範囲に
該当するかを判定し、そのアドレスに対応するアクセス
モードを選択するようにしている。
【００３４】そして、アクセス切り換え手段２は、モー
ド選択手段１の選択結果に基づいて１つのメモリサイク
ル内で１又は複数のイネーブル信号を出力している。従
って、メモリアクセスモードをスイッチ等により切り換
える必要がなくなり、アクセス切り換え回路の構成が簡
素になると共に、回路に入力する信号線の数を少なくで
きる。
ド選択手段１の選択結果に基づいて１つのメモリサイク
ル内で１又は複数のイネーブル信号を出力している。従
って、メモリアクセスモードをスイッチ等により切り換
える必要がなくなり、アクセス切り換え回路の構成が簡
素になると共に、回路に入力する信号線の数を少なくで
きる。
【００３５】
【実施例】以下、本発明の一実施例を図面を参照しなが
ら説明する。図２は、本発明の一実施例のＲＯＭアクセ
ス切り換え回路の構成図である。
ら説明する。図２は、本発明の一実施例のＲＯＭアクセ
ス切り換え回路の構成図である。
【００３６】この実施例では、図３に示すように「００
００ ００００ 」〜「１ＦＦＦ ＦＦＦＦ 」（１６
進数、以下同じ） のアドレスをノーマルモードに、「
２０００ ００００ 」〜「３ＦＦＦ ＦＦＦＦ」のア
ドレスをペアモードに、「４０００ ００００ 」〜「
５ＦＦＦＦＦＦＦ 」のアドレスをバーストモードに割
り当てている。
００ ００００ 」〜「１ＦＦＦ ＦＦＦＦ 」（１６
進数、以下同じ） のアドレスをノーマルモードに、「
２０００ ００００ 」〜「３ＦＦＦ ＦＦＦＦ」のア
ドレスをペアモードに、「４０００ ００００ 」〜「
５ＦＦＦＦＦＦＦ 」のアドレスをバーストモードに割
り当てている。
【００３７】また、図５及び図６は、各アクセスモード
に上記のアドレス範囲を割り当ててた場合のＲＯＭの構
成の一例を示している。この例では、８ビットのデータ
幅を持つ４個のＲＯＭ（ 例えば、ＲＯＭ００〜ＲＯＭ
０３） を使用して、マイクロプロセッサの３２ビット
のデータを表すようにしている。
に上記のアドレス範囲を割り当ててた場合のＲＯＭの構
成の一例を示している。この例では、８ビットのデータ
幅を持つ４個のＲＯＭ（ 例えば、ＲＯＭ００〜ＲＯＭ
０３） を使用して、マイクロプロセッサの３２ビット
のデータを表すようにしている。
【００３８】例えば、図５（Ａ） のノーマルモードに
対応したＲＯＭの構成では、ＲＯＭ００〜ＲＯＭ０３の
４個のＲＯＭにはアドレス「００００ ００００ 」か
らのデータが順に格納されており、イネーブル信号
対応したＲＯＭの構成では、ＲＯＭ００〜ＲＯＭ０３の
４個のＲＯＭにはアドレス「００００ ００００ 」か
らのデータが順に格納されており、イネーブル信号
【００３９】ＯＥ００により４個のＲＯＭ００〜ＲＯＭ
０３が同時にアクセスされる。また、図５（Ｂ） のペ
アモードに対応したＲＯＭの構成では、ＲＯＭ００〜Ｒ
ＯＭ０７の８個のＲＯＭにはアドレス「２０００ ００
００ 」からのデータが順に格納されており、イネーブ
ル信号
０３が同時にアクセスされる。また、図５（Ｂ） のペ
アモードに対応したＲＯＭの構成では、ＲＯＭ００〜Ｒ
ＯＭ０７の８個のＲＯＭにはアドレス「２０００ ００
００ 」からのデータが順に格納されており、イネーブ
ル信号
【００４０】ＯＥ００によりＲＯＭ００〜ＲＯＭ０３が
、イネーブル信号
、イネーブル信号
【００４１】ＯＥ０１によりＲＯＭ０４〜ＲＯＭ０７が
同時にアクセスされる。さらに、図６のバーストモード
に対応したＲＯＭの構成では、ＲＯＭ００〜ＲＯＭ１５
の１６個のＲＯＭには、アドレス「４０００ ００００
」からのデータが順に格納されており、イネーブル信
号
同時にアクセスされる。さらに、図６のバーストモード
に対応したＲＯＭの構成では、ＲＯＭ００〜ＲＯＭ１５
の１６個のＲＯＭには、アドレス「４０００ ００００
」からのデータが順に格納されており、イネーブル信
号
【００４２】ＯＥ００によりＲＯＭ００〜ＲＯＭ０３が
、イネーブル信号
、イネーブル信号
【００４３】ＯＥ０１によりＲＯＭ０４〜ＲＯＭ０７が
、イネーブル信号
、イネーブル信号
【００４４】ＯＥ０２によりＲＯＭ０８〜ＲＯＭ１１が
、イネーブル信号
、イネーブル信号
【００４５】ＯＥ０３によりＲＯＭ１２〜ＲＯＭ１５が
同時にアクセスされる。図２において、アドレスラッチ
３２は、マイクロプロセッサから出力されるアドレスデ
ータ（ＡＤＲ０〜ＡＤＲ３１ の３２ビットのアドレス
データ） をラッチする回路であり、ラッチしたデータ
の内のＡＤＲ３０ 、ＡＤＲ２９ をデコーダ３１に、
ＡＤＲ２４ をデコーダ３３及び３４に、ＡＤＲ２３
をデコーダ３３に、ＡＤＲ２、ＡＤＲ３をアドレスカウ
ンタ３６に出力する。
同時にアクセスされる。図２において、アドレスラッチ
３２は、マイクロプロセッサから出力されるアドレスデ
ータ（ＡＤＲ０〜ＡＤＲ３１ の３２ビットのアドレス
データ） をラッチする回路であり、ラッチしたデータ
の内のＡＤＲ３０ 、ＡＤＲ２９ をデコーダ３１に、
ＡＤＲ２４ をデコーダ３３及び３４に、ＡＤＲ２３
をデコーダ３３に、ＡＤＲ２、ＡＤＲ３をアドレスカウ
ンタ３６に出力する。
【００４６】デコーダ３１は、上記アドレスラッチ３２
にラッチされたアドレスデータの内ＡＤＲ３０ とＡＤ
Ｒ２９ をデコードして、ノーマルモード、ペアモード
、バーストモードの３つのアクセスモードを切り換える
回路である。
にラッチされたアドレスデータの内ＡＤＲ３０ とＡＤ
Ｒ２９ をデコードして、ノーマルモード、ペアモード
、バーストモードの３つのアクセスモードを切り換える
回路である。
【００４７】例えば、ＡＤＲ３０ とＡＤＲ２９ が「
００」のとき、すなわちアドレスが「００００ ０００
０ 」〜「１ＦＦＦ ＦＦＦ」の範囲にあるときには、
デコーダ３３の制御端子Ｇにイネーブル信号を出力して
ノーマルモードのアクセスを行う。
００」のとき、すなわちアドレスが「００００ ０００
０ 」〜「１ＦＦＦ ＦＦＦ」の範囲にあるときには、
デコーダ３３の制御端子Ｇにイネーブル信号を出力して
ノーマルモードのアクセスを行う。
【００４８】また、ＡＤＲ３０ とＡＤＲ２９ が「０
１」のとき、すなわちアドレスが「２０００ ００００
」〜「３ＦＦＦ ＦＦＦＦ」の範囲にあるときには、
デコーダ３４の制御端子Ｇにイネーブル信号を出力して
ペアモードのアクセスを行う。
１」のとき、すなわちアドレスが「２０００ ００００
」〜「３ＦＦＦ ＦＦＦＦ」の範囲にあるときには、
デコーダ３４の制御端子Ｇにイネーブル信号を出力して
ペアモードのアクセスを行う。
【００４９】さらに、ＡＤＲ３０ とＡＤＲ２９ が「
１０」のとき、すなわちアドレスが「４０００ ０００
」〜「５ＦＦＦ ＦＦＦＦ 」の範囲にあるときには、
デコーダ３５の制御端子Ｇにイネーブル信号を出力して
バーストモードのアクセスを行う。
１０」のとき、すなわちアドレスが「４０００ ０００
」〜「５ＦＦＦ ＦＦＦＦ 」の範囲にあるときには、
デコーダ３５の制御端子Ｇにイネーブル信号を出力して
バーストモードのアクセスを行う。
【００５０】アドレスカウンタ３６は、ロード信号（Ｌ
ＯＡＤ）に同期して取り込んだアドレス値をクロック信
号（ＣＬＫ） の立ち上がりに同期してカウントアップ
する回路であり、カウント値の下位ビットＯ０ をデコ
ーダ３４に、下位ビットＯ０ と上位ビットＯ１ をデ
コーダ３５に出力する。なお、このアドレスカウンタ３
６のカウント値は、次のロード信号が入力した時点でク
リアされるようになっている。
ＯＡＤ）に同期して取り込んだアドレス値をクロック信
号（ＣＬＫ） の立ち上がりに同期してカウントアップ
する回路であり、カウント値の下位ビットＯ０ をデコ
ーダ３４に、下位ビットＯ０ と上位ビットＯ１ をデ
コーダ３５に出力する。なお、このアドレスカウンタ３
６のカウント値は、次のロード信号が入力した時点でク
リアされるようになっている。
【００５１】デコーダ３３は、制御端子Ｇがイネーブル
となるノーマルモードにおいて、ＡＤＲ２４ 、ＡＤＲ
２３ の値に応じて出力端子ａ〜ｄの１つに信号を出力
する回路である。これにより、アンドゲート３７〜４０
の内の１つから、例えば信号「０」が出力され、１つの
アクセスサイクルで１種類のイネーブル信号が出力され
る。
となるノーマルモードにおいて、ＡＤＲ２４ 、ＡＤＲ
２３ の値に応じて出力端子ａ〜ｄの１つに信号を出力
する回路である。これにより、アンドゲート３７〜４０
の内の１つから、例えば信号「０」が出力され、１つの
アクセスサイクルで１種類のイネーブル信号が出力され
る。
【００５２】すなわち、ノーマルモードにおいては、ア
ドレスデータのＡＤＲ２４ とＡＤＲ２３ のビットデ
ータが「００」か、「０１」か、「１０」か、「１１」
かにより４種類のイネーブル信号
ドレスデータのＡＤＲ２４ とＡＤＲ２３ のビットデ
ータが「００」か、「０１」か、「１０」か、「１１」
かにより４種類のイネーブル信号
【００５３】ＯＥ００、
【００５４】ＯＥ０１、
【００５５】ＯＥ０２、
【００５６】ＯＥ０３の切り換えが行われる。デコーダ
３４は、制御端子Ｇがイネーブルとなるペアモードにお
いて、ＡＤＲ２４ とアドレスカウンタ３６の出力Ｏ０
とに基づいて出力端子ａ〜ｄの１つに信号を出力する
回路である。
３４は、制御端子Ｇがイネーブルとなるペアモードにお
いて、ＡＤＲ２４ とアドレスカウンタ３６の出力Ｏ０
とに基づいて出力端子ａ〜ｄの１つに信号を出力する
回路である。
【００５７】例えば、ＡＤＲ２４ が「０」の場合には
、アドレスカウンタ３６の出力Ｏ０ が「０」のときデ
コーダ３４の出力ａが「０」となり、アンドゲート３７
からイネーブル信号
、アドレスカウンタ３６の出力Ｏ０ が「０」のときデ
コーダ３４の出力ａが「０」となり、アンドゲート３７
からイネーブル信号
【００５８】ＯＥ００が出力される。また、アドレスカ
ウンタの出力Ｏ０ が「１」のときデコーダ３４の出力
ｂが「０」となり、アンドゲート３８からイネーブル信
号
ウンタの出力Ｏ０ が「１」のときデコーダ３４の出力
ｂが「０」となり、アンドゲート３８からイネーブル信
号
【００５９】ＯＥ０１が出力される。他方、ＡＤＲ２
４ が「１」の場合には、アドレスカウンタ３６の出力
Ｏ０ が「０」のときにデコーダ３４の出力ｃが「０」
となり、アンドゲート３９からイネーブル信号
４ が「１」の場合には、アドレスカウンタ３６の出力
Ｏ０ が「０」のときにデコーダ３４の出力ｃが「０」
となり、アンドゲート３９からイネーブル信号
【００６０】ＯＥ０２が出力される。また、アドレスカ
ウンタ３６の出力Ｏ０ が「１」のときにデコーダ３４
の出力ｄが「０」となり、アンドゲート４０からイネー
ブル信号
ウンタ３６の出力Ｏ０ が「１」のときにデコーダ３４
の出力ｄが「０」となり、アンドゲート４０からイネー
ブル信号
【００６１】ＯＥ０３が出力される。これにより、１つ
のアクセスサイクルで２つのイネーブル信号
のアクセスサイクルで２つのイネーブル信号
【００６２
】ＯＥ００、
】ＯＥ００、
【００６３】ＯＥ０１又はイネーブル信号
【００６４】
ＯＥ０２、
ＯＥ０２、
【００６５】ＯＥ０３がクロック信号に同期して連続し
て出力され、これらの信号により２個のＲＯＭを高速で
アクセスすることができる。図５（Ｂ） は、ペアモー
ドアクセスが行われるＲＯＭの構成の一例を示すもので
ある。
て出力され、これらの信号により２個のＲＯＭを高速で
アクセスすることができる。図５（Ｂ） は、ペアモー
ドアクセスが行われるＲＯＭの構成の一例を示すもので
ある。
【００６６】この場合、全体が８個のＲＯＭで構成され
ているので、ＲＯＭ００にはアドレス「２０００ ００
００ 」から８アドレスづつ進んだアドレスのデータが
格納されており、ＲＯＭ０１には「２０００ ０００１
」から８アドレスづつ進んだアドレスのデータが格納
されている。以下、他のＲＯＭ０２〜０７にも８ アド
レスづつ進んだアドレスのデータが格納されている。
ているので、ＲＯＭ００にはアドレス「２０００ ００
００ 」から８アドレスづつ進んだアドレスのデータが
格納されており、ＲＯＭ０１には「２０００ ０００１
」から８アドレスづつ進んだアドレスのデータが格納
されている。以下、他のＲＯＭ０２〜０７にも８ アド
レスづつ進んだアドレスのデータが格納されている。
【００６７】図５（Ｂ） の構成のＲＯＭに対してペア
モードアクセスを行うと、アクセス切り換え回路から出
力される最初のイネーブル信号
モードアクセスを行うと、アクセス切り換え回路から出
力される最初のイネーブル信号
【００６８】ＯＥ００により、ＲＯＭ００、ＲＯＭ０１
、ＲＯＭ０２、ＲＯＭ０３の４個のＲＯＭが同時にアク
セスされる。 これにより、例えばアドレス「２０００ ０００」〜「
２０００ ０００３ 」のデータがデータバスに出力さ
れる。ここで、４個のＲＯＭを同時にアクセスしている
のは、それぞれ８ビットのデータ幅を持つ４個のＲＯＭ
で３２ビットのデータを表すようにしているからである
。
、ＲＯＭ０２、ＲＯＭ０３の４個のＲＯＭが同時にアク
セスされる。 これにより、例えばアドレス「２０００ ０００」〜「
２０００ ０００３ 」のデータがデータバスに出力さ
れる。ここで、４個のＲＯＭを同時にアクセスしている
のは、それぞれ８ビットのデータ幅を持つ４個のＲＯＭ
で３２ビットのデータを表すようにしているからである
。
【００６９】そして、次のクロック信号の立ち上がりで
イネーブル信号
イネーブル信号
【００７０】ＯＥ０１が出力されると、ＲＯＭ０４、Ｒ
ＯＭ０５、ＲＯＭ０６、ＲＯＭ０７の４個のＲＯＭが同
時にアクセスされ、アドレス「２０００ ０００４ 」
〜「２０００ ０００７ 」のデータがデータバスに出
力される。以下、イネーブル信号
ＯＭ０５、ＲＯＭ０６、ＲＯＭ０７の４個のＲＯＭが同
時にアクセスされ、アドレス「２０００ ０００４ 」
〜「２０００ ０００７ 」のデータがデータバスに出
力される。以下、イネーブル信号
【００７１】ＯＥ００
、
、
【００７２】ＯＥ０１が出力される毎にＲＯＭ００〜Ｒ
ＯＭ０３の４個のＲＯＭと、ＲＯＭ０４〜ＲＯＭ０７の
４個のＲＯＭがアクセスされ、１ つのアクセスサイク
ルで２組のＲＯＭが連続してアクセスされる。
ＯＭ０３の４個のＲＯＭと、ＲＯＭ０４〜ＲＯＭ０７の
４個のＲＯＭがアクセスされ、１ つのアクセスサイク
ルで２組のＲＯＭが連続してアクセスされる。
【００７３】図２に戻り、デコーダ３５は、制御端子Ｇ
がイネーブルとなるバーストモードにおいて、アドレス
カウンタ３６の出力Ｏ０ 、Ｏ１ に基づいて出力端子
ａ〜ｄの１つに信号を出力する回路である。
がイネーブルとなるバーストモードにおいて、アドレス
カウンタ３６の出力Ｏ０ 、Ｏ１ に基づいて出力端子
ａ〜ｄの１つに信号を出力する回路である。
【００７４】ここで、バーストモードにおけるアクセス
切り換え回路の動作を、図４の動作タイムチャートを参
照して説明する。ロード信号が入力するとアドレスカウ
ンタ３６は初期状態にリセットされる。この状態で信号
ＥＮが入力すると（図４■）、アドレスカウンタ３６の
出力Ｏ１ 、Ｏ０ が「００」となる。カウンタ３６の
出力が「００」となると、デコーダ３５の出力ａが「０
」となり、アンドゲート３７からイネーブル信号
切り換え回路の動作を、図４の動作タイムチャートを参
照して説明する。ロード信号が入力するとアドレスカウ
ンタ３６は初期状態にリセットされる。この状態で信号
ＥＮが入力すると（図４■）、アドレスカウンタ３６の
出力Ｏ１ 、Ｏ０ が「００」となる。カウンタ３６の
出力が「００」となると、デコーダ３５の出力ａが「０
」となり、アンドゲート３７からイネーブル信号
【００
７５】ＯＥ００が出力される（図４■）。そして、次の
クロック信号ＣＬＫ の立ち上がりでアドレスカウンタ
３６がカウントアップされると、その出力Ｏ１ 、Ｏ０
が「０１」となる。アドレスカウンタ３６の値が「０
１」となると、デコーダ３５の出力ｂが「０」となり、
アンドゲート３８からイネーブル信号
７５】ＯＥ００が出力される（図４■）。そして、次の
クロック信号ＣＬＫ の立ち上がりでアドレスカウンタ
３６がカウントアップされると、その出力Ｏ１ 、Ｏ０
が「０１」となる。アドレスカウンタ３６の値が「０
１」となると、デコーダ３５の出力ｂが「０」となり、
アンドゲート３８からイネーブル信号
【００７６】ＯＥ０１が出力される（図４■）。同様に
、次のクロック信号ＣＬＫ の立ち上がりでアドレスカ
ウンタ３６がカウントアップされると、その出力Ｏ１
、Ｏ０ が「１０」となる。アドレスカウンタ３６の値
が「１０」となると、デコーダ３５の出力ｃが「０」と
なり、アンドゲート３９からイネーブル信号
、次のクロック信号ＣＬＫ の立ち上がりでアドレスカ
ウンタ３６がカウントアップされると、その出力Ｏ１
、Ｏ０ が「１０」となる。アドレスカウンタ３６の値
が「１０」となると、デコーダ３５の出力ｃが「０」と
なり、アンドゲート３９からイネーブル信号
【００７７】ＯＥ０２が出力される（図４■）。同様に
、次のクロック信号ＣＬＫ の立ち上がりでアドレスカ
ウンタ３６がカウントアップされ、その出力Ｏ１ 、Ｏ
０ が「１１」となる。この状態では、デコーダ３５の
出力ｄが「０」となり、アンドゲート４０からイネーブ
ル信号
、次のクロック信号ＣＬＫ の立ち上がりでアドレスカ
ウンタ３６がカウントアップされ、その出力Ｏ１ 、Ｏ
０ が「１１」となる。この状態では、デコーダ３５の
出力ｄが「０」となり、アンドゲート４０からイネーブ
ル信号
【００７８】ＯＥ０３が出力される。図６は、バ
ーストモードアクセスの行われるＲＯＭの構成の一例を
示す図である。この場合、全体が１６個のＲＯＭで構成
されているので、それぞれのＲＯＭは１６アドレスづつ
進んだアドレスのデータが格納されている。例えば、Ｒ
ＯＭ００のアドレス「４０００ ００００ 」の次には
アドレス「４０００ ００１０ 」のデータが格納され
ている。同様に、ＲＯＭ０１のアドレス「４０００ ０
００１ 」の次にはアドレス「４０００ ００１１ 」
のデータが格納されている。
ーストモードアクセスの行われるＲＯＭの構成の一例を
示す図である。この場合、全体が１６個のＲＯＭで構成
されているので、それぞれのＲＯＭは１６アドレスづつ
進んだアドレスのデータが格納されている。例えば、Ｒ
ＯＭ００のアドレス「４０００ ００００ 」の次には
アドレス「４０００ ００１０ 」のデータが格納され
ている。同様に、ＲＯＭ０１のアドレス「４０００ ０
００１ 」の次にはアドレス「４０００ ００１１ 」
のデータが格納されている。
【００７９】図６のＲＯＭに対してバーストモードアク
セスが行われた場合には、アクセス切り換え回路から最
初に出力されるイネーブル信号
セスが行われた場合には、アクセス切り換え回路から最
初に出力されるイネーブル信号
【００８０】ＯＥ００により、ＲＯＭ００〜ＲＯＭ０３
の４個のＲＯＭが同時にアクセスされ、例えばアドレス
「４０００ ００００ 」〜「４０００ ０００３ 」
のデータがデータバス上に出力される。
の４個のＲＯＭが同時にアクセスされ、例えばアドレス
「４０００ ００００ 」〜「４０００ ０００３ 」
のデータがデータバス上に出力される。
【００８１】２番目のクロック信号の立ち上がりで出力
されるイネーブル信号
されるイネーブル信号
【００８２】ＯＥ０１によりＲＯＭ０４〜ＲＯＭ０７の
４個のＲＯＭが同時にアクセスされ、例えばアドレス「
４０００ ０００４ 」〜「４０００ ０００７ 」の
データがデータバス上に出力される。
４個のＲＯＭが同時にアクセスされ、例えばアドレス「
４０００ ０００４ 」〜「４０００ ０００７ 」の
データがデータバス上に出力される。
【００８３】３番目のクロック信号の立ち上がりで出力
されるイネーブル信号
されるイネーブル信号
【００８４】ＯＥ０２によりＲＯＭ０８〜ＲＯＭ１１の
４個のＲＯＭが同時にアクセスされ、例えばアドレス「
４０００ ０００８ 」〜「４０００ ０００Ｂ 」の
データがデータバス上に出力される。
４個のＲＯＭが同時にアクセスされ、例えばアドレス「
４０００ ０００８ 」〜「４０００ ０００Ｂ 」の
データがデータバス上に出力される。
【００８５】４番目のクロック信号の立ち上がりで出力
されるイネーブル信号
されるイネーブル信号
【００８６】ＯＥ０３によりＲＯＭ１２〜ＲＯＭ１５が
同時にアクセスされ、例えばアドレス「４０００ ００
０Ｃ 」〜「４０００ ０００Ｆ 」のデータがデータ
バスに出力される。
同時にアクセスされ、例えばアドレス「４０００ ００
０Ｃ 」〜「４０００ ０００Ｆ 」のデータがデータ
バスに出力される。
【００８７】このようにバーストモードにおいては、１
つのアクセスサイクルで４つのイネーブル信号をクロッ
ク信号に同期して連続して出力することにより、４個（
この場合、４組１６個） のＲＯＭを高速でアクセス
することができる。
つのアクセスサイクルで４つのイネーブル信号をクロッ
ク信号に同期して連続して出力することにより、４個（
この場合、４組１６個） のＲＯＭを高速でアクセス
することができる。
【００８８】以上のように上記実施例では、ノーマルモ
ード、ペアモード、バーストモード等のアクセス速度の
異なる複数のアクセスモードをアドレスにより切り換え
るようにしたので、それらのモードを切り換える為のス
イッチ部１１等を外部に設ける必要がなくなり回路構成
が簡素になる。また、アクセス切り換え回路を１個又は
複数のＬＳＩで構成した場合に、アクセスモードを切り
換える為の信号を外部から入力する必要がなくなるので
、その分ＬＳＩのピン数を少なくすることができる。
ード、ペアモード、バーストモード等のアクセス速度の
異なる複数のアクセスモードをアドレスにより切り換え
るようにしたので、それらのモードを切り換える為のス
イッチ部１１等を外部に設ける必要がなくなり回路構成
が簡素になる。また、アクセス切り換え回路を１個又は
複数のＬＳＩで構成した場合に、アクセスモードを切り
換える為の信号を外部から入力する必要がなくなるので
、その分ＬＳＩのピン数を少なくすることができる。
【００８９】なお、本発明のアクセス切り換え回路は、
実施例に示したアドレスラッチ３２、アドレスカウンタ
３６、デコーダ３１、３３等の回路に限らず、他の構成
の回路で実現することもできる。
実施例に示したアドレスラッチ３２、アドレスカウンタ
３６、デコーダ３１、３３等の回路に限らず、他の構成
の回路で実現することもできる。
【００９０】例えば、複数のアドレスレジスタを設けて
ノーマルモード、ペアモード、バーストモードの各モー
ドに割り当てるアドレスを記憶させ、そのアドレスレジ
スタに記憶されたアドレスとマイクロプロセッサから出
力されるアドレスとを比較し、マイクロプロセッサから
出力されたアドレスが上記アドレスレジスタに記憶され
ているどのアドレス範囲にあるかを判別して、アドレス
範囲に対応するアクセスモードに切り換えるようにする
こともできる。
ノーマルモード、ペアモード、バーストモードの各モー
ドに割り当てるアドレスを記憶させ、そのアドレスレジ
スタに記憶されたアドレスとマイクロプロセッサから出
力されるアドレスとを比較し、マイクロプロセッサから
出力されたアドレスが上記アドレスレジスタに記憶され
ているどのアドレス範囲にあるかを判別して、アドレス
範囲に対応するアクセスモードに切り換えるようにする
こともできる。
【００９１】この場合、ユーザが各アクセスモードに割
り当てるアドレスを任意に書き換えることができるので
、ＲＯＭの構成をより自由に変更することができる。
り当てるアドレスを任意に書き換えることができるので
、ＲＯＭの構成をより自由に変更することができる。
【００９２】
【発明の効果】本発明によれば、アクセスモードを切り
換えるスイッチ回路等が不要となるので、回路の構成を
簡素にでき、かつ外部からアクセス切り換え回路に入力
する信号線の数を少なくできる。特に、アクセス切り換
え回路を１個又は複数個のＬＳＩで構成した場合などに
、回路に入力する信号線の数を減らしてＬＳＩのピン数
を少なくすることができる。
換えるスイッチ回路等が不要となるので、回路の構成を
簡素にでき、かつ外部からアクセス切り換え回路に入力
する信号線の数を少なくできる。特に、アクセス切り換
え回路を１個又は複数個のＬＳＩで構成した場合などに
、回路に入力する信号線の数を減らしてＬＳＩのピン数
を少なくすることができる。
【図１】本発明の原理説明図である。
【図２】実施例のＲＯＭアクセス切り換え回路の回路構
成図である。
成図である。
【図３】各アクセスモードに割り当てたアドレス範囲の
説明図である。
説明図である。
【図４】バーストモードにおける動作タイムチャートで
ある。
ある。
【図５】（Ａ） はノーマルモードにおけるＲＯＭの構
成の一例、（Ｂ）はペアモードにおけるＲＯＭの構成の
一例を示す図である。
成の一例、（Ｂ）はペアモードにおけるＲＯＭの構成の
一例を示す図である。
【図６】バーストモードにおけるＲＯＭの構成の一例を
示す図である。
示す図である。
【図７】従来のＲＯＭアクセス切り換え回路の回路構成
図である。
図である。
１ モード選択手段
２ アクセス切り換え手段
Claims (2)
- 【請求項１】複数のメモリアクセスモードにそれぞれ所
定のアドレス範囲を割り当てたときに、読み出しアドレ
スが前記各モードに割り当てた何れのアドレス範囲にあ
るかを判定し、前記複数のアクセスモードの内の１つの
アクセスモードを選択するモード選択手段（１） と、
このモード選択手段（１） で選択されたアクセスモー
ドに対応する１又は複数のメモリを順次アクセスするイ
ネーブル信号を出力するアクセス切り換え手段（２）
とを備えることを特徴とするアクセス制御方式。 - 【請求項２】少なくとも１つのアクセスサイクルで１個
のメモリをアクセスするモードと、２個以上のメモリを
アクセスするモードの各モードに対しそれぞれ所定のア
ドレス範囲を割り当てたときに、前記モード選択手段（
１） は、読み出しアドレスをデコードしてその読み出
しアドレスに対応したアクセスモードを選択するモード
選択信号を出力する第１のデコーダからなり、前記アク
セス切り換え手段（２） は、前記第１のデコーダから
のモード選択信号によりイネーブルとなり、少なくとも
クロック信号に同期してインクリメントされる信号と、
読み出しアドレスとをデコードして、前記第１のデコー
ダで選択されたアクセスモードに対応する１又は複数の
メモリを順次アクセスするイネーブル信号を出力する第
２のデコーダからなることを特徴とする請求項１記載の
アクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP907591A JPH04253236A (ja) | 1991-01-29 | 1991-01-29 | アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP907591A JPH04253236A (ja) | 1991-01-29 | 1991-01-29 | アクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04253236A true JPH04253236A (ja) | 1992-09-09 |
Family
ID=11710494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP907591A Pending JPH04253236A (ja) | 1991-01-29 | 1991-01-29 | アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04253236A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998001806A1 (fr) * | 1996-07-03 | 1998-01-15 | Hitachi, Ltd. | Processeur d'informations |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01102661A (ja) * | 1987-10-15 | 1989-04-20 | Hitachi Ltd | 記憶装置のバンク制御方式 |
-
1991
- 1991-01-29 JP JP907591A patent/JPH04253236A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01102661A (ja) * | 1987-10-15 | 1989-04-20 | Hitachi Ltd | 記憶装置のバンク制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998001806A1 (fr) * | 1996-07-03 | 1998-01-15 | Hitachi, Ltd. | Processeur d'informations |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970311 |