JPH048799B2 - - Google Patents
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- JPH048799B2 JPH048799B2 JP59268158A JP26815884A JPH048799B2 JP H048799 B2 JPH048799 B2 JP H048799B2 JP 59268158 A JP59268158 A JP 59268158A JP 26815884 A JP26815884 A JP 26815884A JP H048799 B2 JPH048799 B2 JP H048799B2
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- 230000015654 memory Effects 0.000 claims description 20
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
〔産業上の技術分野〕
本発明は、複数のプレーン・モードの時、各プ
レーンを同容量だけ増加出来ると共にプレーン数
を増加することが可能であり、また、単一プレー
ン・モードにすると全プレーンを連続したアドレ
スで指定出来るようなメモリ制御装置に関するも
のである。
レーンを同容量だけ増加出来ると共にプレーン数
を増加することが可能であり、また、単一プレー
ン・モードにすると全プレーンを連続したアドレ
スで指定出来るようなメモリ制御装置に関するも
のである。
従来、ビデオRAM（以下、VRAMという）の
増設方法として単一プレーンのアドレス領域を拡
大してモノクロの画面数を増加させたり、カラ
ー・オプシヨンによりカラー表示用プレーンを増
設して、その増設したプレーンをモノクロ表示の
時に画面数が増加したものとして利用する方法な
どが実現されている。しかしながら、カラー表示
が可能な複数のプレーンのVRAMを持ち、さら
にVRAMを増設して各プレーンの容量を同じだ
け増加出来ると同時にプレーン数の増加も可能な
ようなVRAMの増設の有効な方法は知られてい
ない。
増設方法として単一プレーンのアドレス領域を拡
大してモノクロの画面数を増加させたり、カラ
ー・オプシヨンによりカラー表示用プレーンを増
設して、その増設したプレーンをモノクロ表示の
時に画面数が増加したものとして利用する方法な
どが実現されている。しかしながら、カラー表示
が可能な複数のプレーンのVRAMを持ち、さら
にVRAMを増設して各プレーンの容量を同じだ
け増加出来ると同時にプレーン数の増加も可能な
ようなVRAMの増設の有効な方法は知られてい
ない。
本発明は、上記の考察に基づくものであつて、
VRAMの増設が可能であるばかりでなく、モノ
クロ表示の時は増設されたプレーンも含めて全プ
レーンを連続したアドレスの指定が可能な単一プ
レーンとして扱うことも出来るメモリ制御装置を
提供することを目的としている。
VRAMの増設が可能であるばかりでなく、モノ
クロ表示の時は増設されたプレーンも含めて全プ
レーンを連続したアドレスの指定が可能な単一プ
レーンとして扱うことも出来るメモリ制御装置を
提供することを目的としている。
そしてそのため本発明のメモリ制御装置は、第
１ないし第ｍの出力端子を持つ第１のアドレス・
デコーダと、第１ないし第ｍの出力端子及び第
1′ないし第m′の出力端子を持つ第２のアドレス・
デコーダと、信号線L1ないしLnと、信号線L1′な
いしLn′と、論理回路D1ないしDn-1と、論理回路
D1′ないしDn-1′とを具備し、第１のアドレス・
デコーダは第１の制御信号が所定値の時に動作状
態になり、第２のアドレス・デコーダは第２の制
御信号が所定値の時に動作状態となり、第１のア
ドレス・デコーダの第ｋ（ｋは１ないしｍ）の出
力端子及び第２のアドレス・デコーダの第ｋの出
力端子は信号線Lkに接続され、第２のアドレ
ス・デコーダの第k′の出力端子は信号線Lk′に接
続され、第ｘ番目（ｘは１ないしｍ−１）の論理
回路Dxは第３の制御信号が所定値の時は信号線
L1の信号を出力し、上記第３の制御信号が他の
所定値の時は信号線Lx+1の信号を出力するように
構成され、第ｘ番目の論理回路Dx′は第３の制御
信号が所定値の時は信号線L1の信号を出力し、
上記第３の制御信号が他の所定値の時は信号線
Lx+1′の信号を出力するように構成されているこ
とを特徴とするものである。
１ないし第ｍの出力端子を持つ第１のアドレス・
デコーダと、第１ないし第ｍの出力端子及び第
1′ないし第m′の出力端子を持つ第２のアドレス・
デコーダと、信号線L1ないしLnと、信号線L1′な
いしLn′と、論理回路D1ないしDn-1と、論理回路
D1′ないしDn-1′とを具備し、第１のアドレス・
デコーダは第１の制御信号が所定値の時に動作状
態になり、第２のアドレス・デコーダは第２の制
御信号が所定値の時に動作状態となり、第１のア
ドレス・デコーダの第ｋ（ｋは１ないしｍ）の出
力端子及び第２のアドレス・デコーダの第ｋの出
力端子は信号線Lkに接続され、第２のアドレ
ス・デコーダの第k′の出力端子は信号線Lk′に接
続され、第ｘ番目（ｘは１ないしｍ−１）の論理
回路Dxは第３の制御信号が所定値の時は信号線
L1の信号を出力し、上記第３の制御信号が他の
所定値の時は信号線Lx+1の信号を出力するように
構成され、第ｘ番目の論理回路Dx′は第３の制御
信号が所定値の時は信号線L1の信号を出力し、
上記第３の制御信号が他の所定値の時は信号線
Lx+1′の信号を出力するように構成されているこ
とを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。第
１図は本発明の概要を示す図である。第１図にお
いて、P1ないしPo+nはメモリ・プレーン、ΔPは
各プレーンに対するう増分メモリをそれぞれ示し
ている。
１図は本発明の概要を示す図である。第１図にお
いて、P1ないしPo+nはメモリ・プレーン、ΔPは
各プレーンに対するう増分メモリをそれぞれ示し
ている。
第１図ａは複数プレーン・モードを指定した場
合を示し、デイスプレイ装置にカラー表示を行う
時のVRAMに相当する。P1からPoまでのｎ個の
プレーンは同等の容量を持ち、a1からaiまでの同
一の番地を指定することによつて同時にアクセス
可能である。ここにＩで示されるようにΔPの容
量を持つたVRAMを同容量ずつ増設することに
よつてai+sまでアドレスの拡張が可能である。更
にで示されるように各プレーンと同容量のプレ
ーンをPo+1ないしPo+nまでを任意に増設すること
によつてｍ個のプレーンの追加が可能である。ま
た各プレーンの容量の増設も任意にΔZ（ai+z）ま
で行うことも可能である。
合を示し、デイスプレイ装置にカラー表示を行う
時のVRAMに相当する。P1からPoまでのｎ個の
プレーンは同等の容量を持ち、a1からaiまでの同
一の番地を指定することによつて同時にアクセス
可能である。ここにＩで示されるようにΔPの容
量を持つたVRAMを同容量ずつ増設することに
よつてai+sまでアドレスの拡張が可能である。更
にで示されるように各プレーンと同容量のプレ
ーンをPo+1ないしPo+nまでを任意に増設すること
によつてｍ個のプレーンの追加が可能である。ま
た各プレーンの容量の増設も任意にΔZ（ai+z）ま
で行うことも可能である。
第１図ｂは単一プレーン・モードを指定した場
合を示し、デイスプレイ装置にモノクロ表示を行
う時やVRAMの内容をプロセツサがアクセス場
合に相当する。第１図ａで及びの増設が実施
されたものを単一プレーン・モードにすると、
P1，ΔP，P2，ΔP，…，Pn，ΔP，Po+1，ΔP，
…，Pm，ΔPの順にプレーンが配列され、a1から
ａ（ｎ＋ｍ）（ｉ＋ｓ）までの連続したアドレスの
指定が可能となる。
合を示し、デイスプレイ装置にモノクロ表示を行
う時やVRAMの内容をプロセツサがアクセス場
合に相当する。第１図ａで及びの増設が実施
されたものを単一プレーン・モードにすると、
P1，ΔP，P2，ΔP，…，Pn，ΔP，Po+1，ΔP，
…，Pm，ΔPの順にプレーンが配列され、a1から
ａ（ｎ＋ｍ）（ｉ＋ｓ）までの連続したアドレスの
指定が可能となる。
第２図は本発明の１実施例のブロツク図であ
る。第２図において、１はマルチプレクサ、２と
３はアドレス・デコーダ、４ないし６は制御信号
線、７はプロセツサ（図示せず）からのアドレ
ス・バス、８はデイスプレイ制御装置（図示せ
ず）からのアドレス・バス、９はマルチプレクサ
からの出力バス、１０はプレーン内アドレス・バ
ス、Dx（ｘは１ないしｍ−１）は論理回路、Dx′
も論理回路、Qk（ｋは１ないしｍ）はデコーダの
出力端子、Qk′もデコーダの出力端子、LkとLk′
は信号線をそれぞれ示している。なお、で示す
Po+1ないしPnのプレーン及びで示すΔP×ｍ個
のメモリは、第１図の増設メモリに相当する。
る。第２図において、１はマルチプレクサ、２と
３はアドレス・デコーダ、４ないし６は制御信号
線、７はプロセツサ（図示せず）からのアドレ
ス・バス、８はデイスプレイ制御装置（図示せ
ず）からのアドレス・バス、９はマルチプレクサ
からの出力バス、１０はプレーン内アドレス・バ
ス、Dx（ｘは１ないしｍ−１）は論理回路、Dx′
も論理回路、Qk（ｋは１ないしｍ）はデコーダの
出力端子、Qk′もデコーダの出力端子、LkとLk′
は信号線をそれぞれ示している。なお、で示す
Po+1ないしPnのプレーン及びで示すΔP×ｍ個
のメモリは、第１図の増設メモリに相当する。
マルチプレクサ１はアドレス・バス７又は８の
アドレスを選択し、選択したアドレスをデコーダ
２及び３に送る。デコーダ２の出力端子Qkは、
入力されたアドレスがa(k-1)iないしakiの範囲にあ
る時に論理「０」を出力する。デコーダ３の出力
端子Qkは、入力されたアドレスがa(k-1)(i+s)+iない
しa(k-1)(i+s)+iの範囲にある時に論理「０」を出力
する。また、デコーダ３の出力端子Qk′は、入力
されたアドレスがa(k-1)(i+s)+i+1ないしak(i+s)の時に
論理「０」を出力する。制御信号線４の信号（信
号４）が論理「１」のときはデコーダ２が動作可
能状態となり、信号５論理「１」のときはデコー
ダ３が動作状態となる。デコーダ２の出力端子
Qj（ｊ＝２，３，…，ｍ）とデコーダ３の出力端
子Qjは信号線Ljに接続されている。デコーダ３の
出力端子Qj′は信号線Lj′に接続されている。論理
回路Dx（ｘ＝１，２，…，ｍ−１）の第１入力端
子には信号L1が、第２入力端子には信号６が、
第３入力端子には信号Lx+1が入力される。論理回
路Dx′の第１入力端子には信号L1′が、第２入力端
子には信号６が、第３入力端子には信号Lx+1′が
入力される。信号L1が論理「０」であると、プ
レーンP1は動作可能状態となり、論理回路Dxの
出力が論理「０」であると、プレーンPx+1は動作
可能状態となる。また、信号L1′が論理「０」で
あると、第１番目の増分メモリΔPが動作状態と
なり、、論理回路Dx′の出力が論理「０」である
と、第ｘ＋１番目の増分メモリΔPは動作可能状
態となる。
アドレスを選択し、選択したアドレスをデコーダ
２及び３に送る。デコーダ２の出力端子Qkは、
入力されたアドレスがa(k-1)iないしakiの範囲にあ
る時に論理「０」を出力する。デコーダ３の出力
端子Qkは、入力されたアドレスがa(k-1)(i+s)+iない
しa(k-1)(i+s)+iの範囲にある時に論理「０」を出力
する。また、デコーダ３の出力端子Qk′は、入力
されたアドレスがa(k-1)(i+s)+i+1ないしak(i+s)の時に
論理「０」を出力する。制御信号線４の信号（信
号４）が論理「１」のときはデコーダ２が動作可
能状態となり、信号５論理「１」のときはデコー
ダ３が動作状態となる。デコーダ２の出力端子
Qj（ｊ＝２，３，…，ｍ）とデコーダ３の出力端
子Qjは信号線Ljに接続されている。デコーダ３の
出力端子Qj′は信号線Lj′に接続されている。論理
回路Dx（ｘ＝１，２，…，ｍ−１）の第１入力端
子には信号L1が、第２入力端子には信号６が、
第３入力端子には信号Lx+1が入力される。論理回
路Dx′の第１入力端子には信号L1′が、第２入力端
子には信号６が、第３入力端子には信号Lx+1′が
入力される。信号L1が論理「０」であると、プ
レーンP1は動作可能状態となり、論理回路Dxの
出力が論理「０」であると、プレーンPx+1は動作
可能状態となる。また、信号L1′が論理「０」で
あると、第１番目の増分メモリΔPが動作状態と
なり、、論理回路Dx′の出力が論理「０」である
と、第ｘ＋１番目の増分メモリΔPは動作可能状
態となる。
第３図は論理回路D1の１実施例のブロツク図
である。第３図において、１１はNAND回路、
１２はNOR回路をそれぞれ示している。信号６
が論理「１」であると、NAND回路１１の出力
は論理「１」となり、NOR回路１２の出力の論
理値は信号L2の論理値と等しくなる。信号６が
論理「０」であると、NAND回路１１の出力の
論理値は信号L1と等しくなり、従つてNOR回路
１２の出力の論理値も信号L1の論理値と等しく
なる。複数プレーン・モードでは信号６は論理
「０」とされ、単一モードでは信号６は論理「１」
とされる。他の論理回路も論理回路D1と同様な
構成を持つ。
である。第３図において、１１はNAND回路、
１２はNOR回路をそれぞれ示している。信号６
が論理「１」であると、NAND回路１１の出力
は論理「１」となり、NOR回路１２の出力の論
理値は信号L2の論理値と等しくなる。信号６が
論理「０」であると、NAND回路１１の出力の
論理値は信号L1と等しくなり、従つてNOR回路
１２の出力の論理値も信号L1の論理値と等しく
なる。複数プレーン・モードでは信号６は論理
「０」とされ、単一モードでは信号６は論理「１」
とされる。他の論理回路も論理回路D1と同様な
構成を持つ。
増分メモリΔPを使用しない複数プレーン・モ
ードの場合（カラー表示の場合に相当する）、信
号４を論理「１」、信号５を論理「0′」、信号６を
論理「０」とする。プレーンP1ないしPn及び増
設プレーンPo+1ないしPnは何れもa1からaiまでの
同一の番地を指定することにより同時にアクセス
が可能となる。増分メモリΔPを使用した複数プ
レーン・モードの場合、信号４を論理「０」、信
号５を論理「１」、信号６を論理「０」にする。
これによつて、デコーダ３が選択され、ai+1ない
しai+sのアドレスに相当する信号L1′がΔP×ｍ個
のメモリを指定する。これによりP1ないしPnの
各プレーンはそれぞれΔPの容量を増設し、a1な
いしai+sまでのアドレスの拡張が実現されたこと
になる。
ードの場合（カラー表示の場合に相当する）、信
号４を論理「１」、信号５を論理「0′」、信号６を
論理「０」とする。プレーンP1ないしPn及び増
設プレーンPo+1ないしPnは何れもa1からaiまでの
同一の番地を指定することにより同時にアクセス
が可能となる。増分メモリΔPを使用した複数プ
レーン・モードの場合、信号４を論理「０」、信
号５を論理「１」、信号６を論理「０」にする。
これによつて、デコーダ３が選択され、ai+1ない
しai+sのアドレスに相当する信号L1′がΔP×ｍ個
のメモリを指定する。これによりP1ないしPnの
各プレーンはそれぞれΔPの容量を増設し、a1な
いしai+sまでのアドレスの拡張が実現されたこと
になる。
増分メモリΔPを使用しない単一プレーン・モ
ードの場合（モノクロ表示やプロセツサ・アクセ
ス時に相当）、信号４を論理「１」、信号５を論理
「０」、信号６を論理「１」にする。この場合、デ
コーダ２の出力端子Q1ないしQnからの出力信号
がプレーンP1ないしPnの中の１個を選択するた
めの選択信号となる。増分メモリΔPをも使用し
た単一プレーン・モードの場合、信号４を論理
「０」、信号５を論理「１」、信号６を論理「１」
にする。この場合、デコーダ３の出力端子Q1な
いしQnからの出力信号がプレーンP1ないしPnの
内の１個を選択するための選択信号となり、出力
端子Q1′ないしQn′からの出力信号が増分メモリ
集合ΔP×ｍの中の１個を選択するための選択信
号となる。信号L1，L1′，…，Ln，Ln′は、それ
ぞれa1ないしai，ai+1ないしai+s，…，
a(o+n-1)(i+s)+1ないしa(o+n-1)(i+s)+i，a(o+n-1)(i+s
)+i+1
ないしa(o+n)(i+s)のアドレス領域を示しており、全
てのプレーンが連続したアドレスで指定できる。
なお、本発明はデイスプレイ装置以外のメモリの
増設にも適用可能である。
ードの場合（モノクロ表示やプロセツサ・アクセ
ス時に相当）、信号４を論理「１」、信号５を論理
「０」、信号６を論理「１」にする。この場合、デ
コーダ２の出力端子Q1ないしQnからの出力信号
がプレーンP1ないしPnの中の１個を選択するた
めの選択信号となる。増分メモリΔPをも使用し
た単一プレーン・モードの場合、信号４を論理
「０」、信号５を論理「１」、信号６を論理「１」
にする。この場合、デコーダ３の出力端子Q1な
いしQnからの出力信号がプレーンP1ないしPnの
内の１個を選択するための選択信号となり、出力
端子Q1′ないしQn′からの出力信号が増分メモリ
集合ΔP×ｍの中の１個を選択するための選択信
号となる。信号L1，L1′，…，Ln，Ln′は、それ
ぞれa1ないしai，ai+1ないしai+s，…，
a(o+n-1)(i+s)+1ないしa(o+n-1)(i+s)+i，a(o+n-1)(i+s
)+i+1
ないしa(o+n)(i+s)のアドレス領域を示しており、全
てのプレーンが連続したアドレスで指定できる。
なお、本発明はデイスプレイ装置以外のメモリの
増設にも適用可能である。
以上の説明から明らかなように、本発明によれ
ば、増設メモリを複数プレーン・モード及び単一
プレーン・モード時において効率良く使用するこ
とが出来る。
ば、増設メモリを複数プレーン・モード及び単一
プレーン・モード時において効率良く使用するこ
とが出来る。
第１図は本発明の概要を示す図、第２図は本発
明の１実施例のブロツク図、第３図は論理回路の
１実施例のブロツク図である。 P1ないしPo+n……メモリ・プレーン、ΔP……
各プレーンに対するう増分メモリ、１……マルチ
プレクサ、２と３……アドレス・デコーダ、４な
いし６……制御信号線、７……プロセツサからの
アドレス・バス、８はデイスプレイ制御装置から
のアドレス・バス、９……マルチプレクサからの
出力バス、１０……プレーン内アドレス・バス、
Dx（ｘは１ないしｍ−１）……論理回路、Dx′…
…論理回路、Qk（ｋは１ないしｍ）……デコーダ
の出力端子、Qk′……デコーダの出力端子、Lkと
Lk′……信号線、１１……NAND回路、１２……
NOR回路。
明の１実施例のブロツク図、第３図は論理回路の
１実施例のブロツク図である。 P1ないしPo+n……メモリ・プレーン、ΔP……
各プレーンに対するう増分メモリ、１……マルチ
プレクサ、２と３……アドレス・デコーダ、４な
いし６……制御信号線、７……プロセツサからの
アドレス・バス、８はデイスプレイ制御装置から
のアドレス・バス、９……マルチプレクサからの
出力バス、１０……プレーン内アドレス・バス、
Dx（ｘは１ないしｍ−１）……論理回路、Dx′…
…論理回路、Qk（ｋは１ないしｍ）……デコーダ
の出力端子、Qk′……デコーダの出力端子、Lkと
Lk′……信号線、１１……NAND回路、１２……
NOR回路。
Claims (1)
- １ 第１ないし第ｍの出力端子を持つ第１のアド
レス・デコーダと、第１ないし第ｍの出力端子及
び第1′ないし第m′の出力端子を持つ第２のアドレ
ス・デコーダと、信号線L1ないしLnと、信号線
L1′ないしLn′と、論理回路D1ないしDn-1と、論
理回路D1′ないしDn-1′とを具備し、第１のアド
レス・デコーダは第１の制御信号が所定値の時に
動作状態になり、第２のアドレス・デコーダは第
２の制御信号が所定値の時に動作状態となり、第
１のアドレス・デコーダの第ｋ（ｋは１ないしｍ）
の出力端子及び第２のアドレス・デコーダの第ｋ
の出力端子は信号線Lkに接続され、第２のアド
レス・デコーダの第k′の出力端子は信号線Lk′に
接続され、第ｘ番目（ｘは１ないしｍ−１）の論
理回路Dxは第3の制御信号が所定値の時は信号線
L1の信号を出力し、上記第３の制御信号が他の
所定値の時は信号線Lx+1の信号を出力するように
構成され、第ｘ番目の論理回路Dx′は第３の制御
信号が所定値の時は信号線L1′の信号を出力し、
上記第３の制御信号が他の所定値の時は信号線
Lx+1′の信号を出力するように構成されているこ
とを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59268158A JPS61145589A (ja) | 1984-12-19 | 1984-12-19 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59268158A JPS61145589A (ja) | 1984-12-19 | 1984-12-19 | メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61145589A JPS61145589A (ja) | 1986-07-03 |
| JPH048799B2 true JPH048799B2 (ja) | 1992-02-18 |
Family
ID=17454706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59268158A Granted JPS61145589A (ja) | 1984-12-19 | 1984-12-19 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61145589A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738947Y2 (ja) * | 1989-03-09 | 1995-09-06 | 山武ハネウエル株式会社 | デイスプレイメモリのアクセス制御装置 |
| EP0422297B1 (en) * | 1989-10-12 | 1994-12-21 | International Business Machines Corporation | Display System |
-
1984
- 1984-12-19 JP JP59268158A patent/JPS61145589A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61145589A (ja) | 1986-07-03 |
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