JPH0347540B2 - - Google Patents

Description

請求の範囲 １ 主記憶装置とストア・イン方式のキヤツシユ
記憶装置とを含むデータ処理装置において、 上記キヤツシユ記憶装置の各記憶位置ライン毎
に、記憶されたデータの主記憶装置アドレスの高
位ビツトを記憶するキヤツシユ・デイレクトリ
と、 上記主記憶装置から上記キヤツシユ記憶装置に
データをロードする事なく上記キヤツシユ・デイ
レクトリ中の上記アドレスの高位ビツトを所定の
値にセツトする手段とを備えたデータ処理システ
ム。

技術分野 本発明は、それぞれ命令記憶用およびデータ記
憶用の別個のキヤツシユを有する、独特のキヤツ
シユ・アーキテクチヤを用いた階層記憶構成に関
するものである。この階層記憶構成は、メモリ・
アクセスによるCPUの待ち時間をできるだけ減
らすことが特に望まれる、高速電子計算システム
用に特に適している。

背景技術 現代の高速電子データ処理システムは、処理装
置あるいはCPUと階層記憶システムとから構成
されることが多い。後者は、サイクル・タイムが
処理装置のサイクル・タイムよりも、ずつと長い
相対的に大容量で低速のメモリと、通常はキヤツ
シユと呼ばれているサイクル・タイムが処理装置
のサイクル・タイムに匹敵する、相対的にはるか
に小容量で高速のメモリとを含んでいる。合理的
なコストで実効メモリ・アクセス時間を減らすた
めのこのようなキヤツシユ・メモリ・システム
は、当技術分野でよく知られている。CPUが情
報を必要とする時、情報は主記憶装置から読取ら
れ、処理装置に与えられ、キヤツシユ記憶に書込
まれる。その後に同じ情報を処理装置が必要とす
る場合には、その情報がキヤツシユから直接読取
られて、普通なら主記憶装置を読取る際に生じる
はずの時間遅延を避けることができる。

しかし、キヤツシユ記憶装置が一杯の場合に
は、必要な情報は主記憶装置から得なければなら
ず、この新しい情報を記憶するためのキヤツシユ
中の記憶位置が識別されなければならない。しか
しながら、古い記憶位置が新しいデータの記憶に
使用できるようになる前に、現在キヤツシユ中に
あるデータがプログラムによつて変更されている
かどうかの判定が行わなければならず、変更され
ている場合には、（必要ならば）主記憶装置が現
在のデータの状態を適切に反映するように、デー
タが主記憶装置に書戻されなければならない。現
在の大部分のキヤツシユ・アーキテクチヤは、そ
のような書戻しを必要としているが、その変更さ
れた形のデータが再びプログラムによつて必要と
されることがない場合には、あるいはデータが決
して変更されない場合には、この書戻し機能を削
除すれば、明らかに有利であろう。

既存の多くのキヤツシユ・アーキテクチヤにみ
られるもう１つの共通な特徴は、それらがシステ
ム・ソフトウエアに対して基本的に透明なことで
ある。即ち、コンパイラ、オペレーテイング・シ
ステム等を含めたシステム・ソフトウエアは、キ
ヤツシユが存在しないかのようにメモリの取出し
および記憶の動作を行う。このようなシステムで
は、キヤツシユのハードウエアが本質的にCPU
と主記憶装置との間に介在する。かかるシステム
では、キヤツシユの存在によつて実効メモリ・ア
クセス時間が大幅にスピード・アツプされるが、
かかる高速の記憶装置から得られるはずの利益の
多くは、使用されるアーキテクチヤおよび規約の
せいで失われる。

ACM SIGPLAN Notice，Vol.17，No.４，
April 1982，pp.39〜47所載のGeorge Radinによ
る“The 801 Minicomputer”と題する論文は、
本発明の技術思想を利用した、命令用およびデー
タ用の別個のキヤツシユ記憶を含む階層記憶構成
を組込んだ実験的なミニコンピユータの概説であ
る。

米国特許第4142234号、およびIBM Technical
Disclosure Bullietin，Vol.18No.12，May 1976，
および米国特許第4056844号は、一般にキヤツシ
ユ記憶を含む階層記憶構成を開示しているが、そ
れらのキヤツシユは別個のデータ部および命令部
に分割されてもいなければ、メモリ・システムの
動作を制御するためのプログラムにアクセス可能
な特別の制御フイールドを含んでもいない。

米国特許第4161024号および第4195342号は、当
技術分野で一般に知られているように、CPUか
らキヤツシユへの直接のインターフエースを含む
EDPシステムを記載している。

米国特許第4070706号は、キヤツシユがデータ
部とアドレス部（デイレクトリではない）に分割
されたキヤツシユ記憶システムを開示している
が、このキヤツシユはデータ部と命令部には分割
されていない。

米国特許第4245304号は動作を２つの半サイク
ルに分け、キヤツシユからの命令のアクセスまた
はキヤツシユへのデータの書込みが同じ半サイク
ル中に行えるようにした、スプリツト・キヤツシ
ユ・システムについて記載している。この特許
は、キヤツシユ／主記憶装置の動作を制御するた
めのキヤツシユ・デイレクトリ中の特殊な制御ビ
ツトについては開示も示唆もしていない。

米国特許第4075686号は、メモリ・アクセス動
作の際に特定の命令ビツトのコーデイングに従つ
てキヤツシユを選択的にバイパスし、それによつ
てある種類の動作の実行時間を短縮する、キヤツ
シユ記憶システムについて記載している。

米国特許第4142234号は、キヤツシユ・デイレ
クトリの特定の質問を除去して、スペツクのサイ
ズを減少させた、キヤツシユ・システムを開示し
ている。

米国特許第3618041号およびIBM Technical
Disclosure Bulletin，Vol.22No.11，April 1980，
p.5183は、キヤツシユ・サブシステムを別個の命
令部とデータ部に分割し、２つの別個のキヤツシ
ユのオーバーラツプ動作のために、複雑なオペレ
ーテイング・システムのサポートを与える、基本
的な概念を大まかに開示している。

米国特許第4197580号は、特殊な有効ビツトお
よびある種の読取り−書込み動作制御用の「タ
グ」を用いた、単一キヤツシユ・サブシステムを
大まかに開示している。このビツトは、不必要な
主記憶サイクルではなく、不必要なキヤツシユ・
サイクルを避けるために使われるが、本発明は不
要な主記憶サイクルを避けることを意図したもの
である。

発明の目的および概要 本発明の目的は、不要な主記憶アクセスを避け
る事のできる機構を備えたキヤツシユ記憶装置を
提供する事である。

上記目的は、本発明の、主記憶装置とストア・
イン方式のキヤツシユ記憶装置とを含むデータ処
理装置において、 上記キヤツシユ記憶装置の各記憶位置ライン毎
に、記憶されたデータの主記憶装置アドレスの高
位ビツト及び制御ビツトを記憶するキヤツシユ・
デイレクトリと、 上記デイレクトリに記憶されたアドレスの高位
ビツト又は制御ビツトを変更するための機械語命
令を実行する手段とを備えたデータ処理システム
によつて達成される。但しストア・イン（又はラ
イト・バツク）方式とは、ストア・スルー方式と
対比的なキヤツシユ記憶の制御方式であつて、キ
ヤツシユにデータを記憶する時、同時には主記憶
にデータを記憶しないでおいて、後でそのライン
が他のデータで置き換えられる時に一括して主記
憶に書き戻す方式である。本発明のキヤツシユ記
憶では、キヤツシユ・デイレクトリの制御ビツト
又はアドレスを直接、機械語命令で操作できるの
で、不要な主記憶アクセスを避けるようにユーザ
ーがプログラムを作成する事ができる。

【図面の簡単な説明】

第１図は、本階層記憶構成の高レベル組織図で
ある。

第２．１図および第２．２図は、データの流れ
および機能的ハードウエア構成の詳細を示す、第
１図に記した記憶階層の機能ブロツク図である。

第３．１図および第３．２図は、キヤツシユ・
デイレクトリの基本要素およびそれに付随する制
御要素を示す、データ・キヤツシユ・アドレツシ
ングの細部の機能ブロツク図である。

第４図は、異なる３種のキヤツシユ・サイズ
（4K、8K、および16K）の場合の、キヤツシユ・
アドレツシング、デイレクトリ項目およびキヤツ
シユ・パラメータの図である。

第５図は、命令キヤツシユ取出しハードウエア
の動作中にキヤツシユ・サブシステムで行われる
動作をまとめたものである。

第６図は、データ・キヤツシユ取出しハードウ
エアの動作中にキヤツシユ・サブシステムで行わ
れる動作をまとめたものである。

第７図は、データ・キヤツシユ記憶ハードウエ
アの動作中にキヤツシユ・サブシステムで行われ
る動作をまとめたものである。

第８図は、命令またはデータ・キヤツシユ・ラ
イン無効化の動作中にキヤツシユ・サブシステ
ム・ハードウエアで行われる動作をまとめたもの
である。

第９図は、データ・キヤツシユ・ライン・ロー
ドの動作中にキヤツシユ・サブシステム・ハード
ウエアで行われる動作をまとめたものである。

第１０図は、データ・キヤツシユ・ライン・セ
ツトの動作中にキヤツシユ・サブシステム・ハー
ドウエアで行われる動作をまとめたものである。

第１１図は、データ・キヤツシユ・ライン記憶
の動作中にキヤツシユ・サブシステム・ハードウ
エアで行われる動作をまとめたものである。

第１２図は、「キヤツシユ・ライン無効化」命
令の実施中にキヤツシユ・サブシステム・ハード
ウエアで行われる動作の詳細な流れ図である。

第１３図は、「命令キヤツシユ取出し」命令の
実施中にキヤツシユ・サブシステム・ハードウエ
アで行われる動作の詳細な流れ図である。

第１４図は、「データ・キヤツシユ取出し」命
令の実施中にキヤツシユ・サブシステム・ハード
ウエアで行われる動作の詳細な流れ図である。

第１５図は、「データ・キヤツシユ記憶」命令
の実施中にキヤツシユ・サブシステム・ハードウ
エアで行われる動作の詳細な流れ図である。

第１６図は、「データ・キヤツシユ・ライン・
ロード」命令の実施中にキヤツシユ・サブシステ
ム・ハードウエアで行われる動作の詳細な流れ図
である。

第１７図は、「データ・キヤツシユ・ライン・
セツト」命令の実施中にキヤツシユ・サブシステ
ム・ハードウエアで行われる動作の詳細な流れ図
である。

第１８図は、「データ・キヤツシユ・ライン記
憶」命令の実施中にキヤツシユ・サブシステム・
ハードウエアで行われる動作の詳細な流れ図であ
る。

発明を実施するための最良の形態 (a) 記憶階層の一般的説明 きわめて高速に動作するシステム（CPU）
の性能は、記憶サブシステムの性能に大きく依
存する。現在の技術によれば、アクセス・タイ
ムが60ナノ秒のキヤツシユおよびアクセス・タ
イムが約1/5の速さの即ち約300ナノ秒のバツキ
ング記憶装置を製造することが可能である。記
憶サブシステムの性能の改善は、システム全体
の性能の点で非常に良好な結果を与える。

本発明は、２つの領域の動作においてキヤツ
シユ・サブシステムの性能を改善することを目
標とする。その第１はキヤツシユ・ヒツト率を
改善すること、即ちキヤツシユ中に見い出さ
れ、従つて主記憶装置へのアクセスおよびそれ
に伴う遅延を要しない記憶装置参照のパーセン
テージを増加させることである。第２はキヤツ
シユ参照が失敗たときに、バツキング記憶装置
からラインをアクセスする時間を改善すること
である。

第１の目的について考えると、バツキング記
憶装置への頻繁なアクセスは、プログラムの正
しい実行にとつて必ずしも必要でないことがわ
かる。バツキング記憶装置への頻繁なアクセス
が行われるのは、ハードウエアがソフトウエア
の意味を推測できないためである。一般にこの
不必要な参照は２つの類に分けられる。

第１はプログラムが新たな記憶のブロツクを
望むことである。これはプロシージヤが呼び出
され一時的な（即ちAUTOMATICの）記憶域
を必要とするとき、第１レベル割込みハンドラ
がレジスタ保存領域を必要とするとき、アクセ
ス方式がバツフアを必要とするとき、またはプ
ログラムがGETMAIN要求を出すとき等に起
こり得る。これら全ての場合に類似しているの
は、プログラムが、記憶装置の古い内容に対し
て関心を持たない事である。プログラムは、た
だ、若干の記憶域を望んでいるだけである。し
かし、現行の大多数の記憶サブシステムは、か
かる記憶装置の最初の参照が起きたとき、バツ
キング記憶装置からキヤツシユへ古いラインを
取り出す。そのようにするのは、（CPUとキヤ
ツシユとの間のアクセスの単位はワードなの
で）最初の参照がせいぜいライン中の１つのワ
ードに対するものであり、そして後続する要求
はライン中の他のワードを更新するまではそれ
らを必要としないという事をサブシステムが知
ることができないためである。

第２の場合は、その内容が変更されていたと
してもプログラムがもはや記憶装置のブロツク
を必要としない場合である。これはプロシージ
ヤからのリターン時に一時的記憶域が解放され
るとき、バツフアが解放されるとき、一般にプ
ログラムがFREE MAINを出すとき等に起こ
り得る。変更されたラインのかかる書き戻しが
不必要であると判定するための機構を有する現
在利用可能な記憶サブシステムは当技術分野で
知られていない。

従つて、ソフトウエアがそのような情報をハ
ードウエア即ちキヤツシユ制御機構に与えるた
めに用いることのできる（命令の形の）ハード
ウエアの基本的機構をCPUが提供すると有利
である。より具体的には、一般にキヤツシユ動
作のかかるソフトウエア制御を可能にする、キ
ヤツシユ制御ハードウエアによつて実行される
２つの命令が定義される。それらは次のように
定義される。

(1) データ・キヤツシユ・ライン・セツト (2) データ・キヤツシユ・ライン無効化 これらの命令は制御プログラムによつて出さ
れ、コンパイラによつて適用業務プログラムの
ために生成される。これらの命令は、かかる不
必要なバツキング記憶アクセスが起きないこと
を保証する。事実、プロシージヤによつて必要
とされる一時的記憶域はスタツクで管理され、
またスーパーバイザ呼び出しさえも要求に応じ
て呼び出されるので、デイスパツチされたプロ
セス・データが持続的（即ちSTATIC的）で
あるか、またはスタツクの深さがキヤツシユ・
サイズと比較して大きくならない限り、デイス
パツチされたプロセス・データに対してバツキ
ング記憶装置がアクセスされることはない。従
つてバツキング記憶は、２次記憶装置（即ちフ
アイル空間およびページング領域）によつて演
じられる役割に類似した役割を演じ始める。か
かる戦略を用いれば、割り込み時のCPUのア
クテイビイテイは「優先レベル割り込み」シス
テムがそのハイ・エンドで実施するアクテイビ
イテイ以上ではない。この「優先レベル割り込
み」システムも、その内部レジスタを高速メモ
リ（即ちレジスタ空間）に記憶しなければなら
ない。前述のCPU構成の相違点は、それが高
速メモリをこの目的専用にしないこと、従つて
費用を節約できることである。かかるアーキテ
クチヤのCPUは「再デイスパツチ」時にキヤ
ツシユ・ミスを見つけることができるが、それ
は経路の応答クリテイカル部分にはない。

大部分のシステムの場合と同様に、CPUは
命令の実行を見越してキヤツシユから命令を取
出す。CPUは「事前取出しバツフア」（ここで
開示するシステムでは３ワードのバツフアが想
定されている）を有し、CPUがそれを一杯に
保つように試みる。このバツフアを一杯にする
とキヤツシユ・ミスが生じて、バツキング記憶
装置からの命令取出しを開始させることがあ
る。しかし取出される命令の前に、既にバツフ
ア中に存在するがまだ実行されていない分岐命
令があることがあり得る。本発明のアーキテク
チヤにおいては、CPUの事前取出し機構がOP
コードを走査し、かかる不必要なバツキング記
憶装置の取出しを禁止することが想定されてい
る。実際、この目的のためにOPコードを走査
する間に、NOOP（ノー・オペレーシヨン）を
認識して削除することもでき、従つてその実行
時間はゼロになる。

本発明の教示にもとづいて記憶サブシステム
の性能を改善する第２の方法は、バツキング記
憶装置のアクセスをより高速にすることに関係
するものである。

データであれ命令であれキヤツシユ・ミスを
生じるワードが記憶サブシステムから要求され
る時、要求されたワードで始まる必要なライン
を求めてバツキング記憶装置がアクセスされ
る。次にこのワードはキヤツシユをバイパスし
て直接CPUに送られ、CPUが命令の実行を続
ける間、ラインがキヤツシユに記憶される。従
つて、例えばキヤツシユ・ミスを生じるロード
命令を完了するのに340ナノ秒（から命令がロ
ードとオーバーラツプできる分を差し引いたも
の）しかかからない。

命令の事前取出し機構は本質的にデータ取出
し機構に対して非同期的なので、キヤツシユを
命令用とデータ用の２つの別個の部分に分離す
ると有利なことが判明した。その結果、各キヤ
ツシユによつてバツキング記憶装置を独立的に
そしてオーバーラツプ方式でアクセスすること
が可能となる。この特徴は、実行中の特定の命
令ストリームが許す場合、アクセス速度を事実
上２倍にすることができる。かかる全体的キヤ
ツシユ・サブシステム・アーキテクチヤを用い
れば、他の利点も可能である。

このキヤツシユ・サブシステムは、命令キヤ
ツシユ中の命令の変更が許されないように構成
され定義されている。従つて命令ラインの取出
しは決して書戻しを必要とせず、命令キヤツシ
ユ・ミス時の遅延を伴わない。

各キヤツシユ部分（命令部およびデータ部）
は２ウエイ・セツト・アソシアテイブ方式に設
計される。従つて４ウエイ・セツト・アソシア
テイブ方式の利点の一部が費用を要することな
しに、得られる。以後LRU（least recently
used）ビツトと呼ぶ特殊な制御ビツトまたは
フイールドはミスの後にキヤツシユのアドレス
された領域において、２つのラインのどちらが
置き換えられるべきかを判定する通常の置換手
続きを、現在の２ウエイ・セツト・アソシアテ
イブ・キヤツシユがもつことを可能にする。

全体の寸法、深さ、ラインの寸法およびその
他の物理的パラメータ等の各キヤツシユ特性
は、キヤツシユが意図している特定の目的に即
ち命令またはデータに適合するように選択する
ことができる。同様に別々の置換アルゴリズム
を使用して命令とデータとの間のアクセス特性
またはアクセス・パターンの相違を利用するこ
とができる。本システムの原型で、両方のキヤ
ツシユに類似の置換アルゴリズムを用いて満足
な結果が得られたが、アルゴリズムを特定のキ
ヤツシユに適合させると一定の改善が生じるは
ずである。

「背景技術」の章で述べたように、スプリツ
ト・キヤツシユは当技術分野で数年前から知ら
れているが、従来のアーキテクチヤを用いてそ
れを実施すると、深刻な問題が生じていた。命
令はデータ・キヤツシユで合法的に変更でき、
その後そこに分岐できるので、全ての変更は命
令キヤツシユに通知されなければならず、また
それが、変更されたラインを無効化することを
保証しなければならない。しかし実際は、今日
のより洗練されたシステムでは命令は殆んど変
更されない。従つてこの機能、即ち命令の変更
は、データの変更が起きる度にこの機能を反復
して実行するための機構をハードウエアに設け
るよりも（必要な時に）ソフトウエアで実行す
る方がずつと効率的なものであると判断され
た。

先に述べたように、このシステムでは変更が
必要な時には命令をデータ・キヤツシユに入
れ、それをデータとして扱うためのソフトウエ
アが設けられていると想定する。明らかにこれ
は容易に行うことができる。しかし、データ・
キヤツシユは変更されたラインを命令キヤツシ
ユに知らせない。従つてそれらの変更は、変更
された命令への次の分岐中には反映されない。
かかる制御を達成するために、ここで開示する
スプリツト・キヤツシユ・サブシステム・アー
キテクチヤは「命令キヤツシユ・ライン無効
化」と呼ばれる命令を提供する。ソフトウエア
は古い命令を掃き出すために、この命令を出さ
なければならない。また上記アーキテクチヤは
「データ・キヤツシユ・ライン記憶」と呼ばれ
る命令を提供する。この命令は変更された命令
がバツキング記憶装置中に反映されることを保
証する。最もありふれた場合であるが、デイス
クからのロードによりプログラムの変更が生じ
るとき、最初の命令のみが出されなければなら
ない。

このキヤツシユ・サブシステム・アーキテク
チヤの追加的な利点は、別個に独立して動作す
るキヤツシユにより、命令用およびデータ用の
別個の仮想記憶装置を自然にサポートできるこ
とである。従つて例えばAPLインタープリタ
の単一の再入可能コピーが反復的なメモリ動作
によつて、最小限のバス時間で多くの異なつた
ユーザー領域のために実行できるような、ソフ
トウエア・ストラテジーが可能になる。

このアーキテクチヤは仮想記憶装置間でのペ
ージの共有が可能でない。この制限はハードウ
エアおよびソフトウエアのどちらの観点から
も、大きな単純化をもたらす。第１にそれはキ
ヤツシユが仮想モードで動作することを可能に
する。言い換えると実アドレスではなく仮想ア
ドレスを用いてキヤツシユにアクセスすること
ができる。明らかに、ラインがキヤツシユ中に
（90％以上の時間）見い出される時、再配置ア
ルゴリズムを実行することによる時間損失や品
質低下は全く生じない。

従来の再配置システムはかなりの量の高速記
憶装置をページ・テーブル上のルツク・アサイ
ド・テーブル（DLAT）専用にしている。記
憶装置は一般にキヤツシユと同じ技術であり、
従つて非常に高価である。このアーキテクチヤ
ではページ・テーブルは通常はキヤツシユを通
してアクセスすることができ、その期待される
使用頻度が高いために、一般にキヤツシユ・ヒ
ツトの確率が非常に高くなる。従つて追加的な
費用なしで、性能DLATを近似することが可
能である。従つてシステムの性能に大幅に影響
を与えることなしに、通常のDLATへの投資
をキヤツシユ・サイズの増大に適切に振り向け
ることもまた全く削除することもできる。

ハードウエアの実施例、与えられる特殊なハ
ードウエア命令、およびこのキヤツシユ・サブ
システム内で実行できる各種の動作についての
詳細な説明を始める前に、次に図面の簡単な説
明とその相互の関係を述べる。

第１図は、CPU、命令キヤツシユ、デー
タ・キヤツシユおよび主記憶装置の関係をはつ
きりと示した、階層記憶構成の全体構成図であ
る。直接記憶アダプタ（DMA）も主記憶装置
に直接接続されたものとして示されている。先
に述べたように、キヤツシユをベースとする大
部分のシステムでは、入出力はキヤツシユ・サ
ブシステムを通過して、主記憶装置に記憶さ
れ、システム・スループツトの低下を伴う。本
システムでは、入出力がキヤツシユを通過する
ことを禁じられており、実際にも大部分は直接
DMAを通過する。事実、後述のように入出力
動作がキヤツシユによつて開始される記憶と読
取りを中断することを防止するための措置がと
られている。キヤツシユにより開始される記憶
と読取りは「ストア・スルー型」動作を伴うキ
ヤツシユ・ミスが起こつた場合に生じる。また
後で図面を参照する際に指摘するが、データ・
キヤツシユから主記憶装置へのデータの流れの
ラインはあるが、命令キヤツシユから主記憶装
置への流れのラインは存在しない。キヤツシユ
の命令部を「ストア・スルー」する必要はない
ため、命令キヤツシユ中での命令の変更は許さ
れないので、このことは銘記しておくべきであ
る。

第２図（第２．１図および第２．２図）は、
主記憶装置、キヤツシユおよびCPUの間のデ
ータ経路をより詳しく示した、第１図の拡張で
ある。図のマルチプレクサ（MUX）は、この
はードウエア実施例で設けられている各種のデ
ータ転送のためのゲート機能を実行する、通常
の論理回路である。デタ１バイト当たり１つの
パリテイー・ビツトが入出力、主記憶装置およ
び両キヤツシユ中を通つて運ばれるが、パリテ
イー・ビツトはCPUに転送されたり、CPUか
ら受け取られることはないことに注意するこ
と。

第２図は、主記憶装置からCPUへの４バイ
トの目的データ・ワードに直接データ経路を与
える、ワード・バイパス機構を図示したもので
ある。キヤツシユと主記憶装置の間のデータ転
送の基本サイズは、32バイトのラインである。
このデータは、主記憶装置からそれぞれ８バイ
トからなる一連の４個の二重ワードとして受け
取られ、この記憶アーキテクチヤによつて受け
取られた最初の二重ワードが必ず目的ワードを
含むことが保証される。目的ワードはキヤツシ
ユに記憶されるのと同時に、CPUにバイパス
される。キヤツシユから主記憶装置へのデータ
書戻し経路は、書戻しマルチプレクサを通るそ
れぞれ４バイトからなる一連の８個のワードと
してデータ・キヤツシユのみに設けられている
ことに注意すること。

第２図の命令キヤツシユとデータ・キヤツシ
ユを参照すると、２つのサブセツトＡとＢの存
在が示されていることに気づく。先に述べたよ
うに、この２つのサブセツトの存在はアドレツ
シング・アーキテクチヤの２ウエイ・セツト・
アソシアテイブの要件である。

次に第２図のデータ流れ図について簡単に説
明する。図を参照する際、データ流れの方向は
基本的に図の上方から下方に向かつている。命
令キヤツシユ１０とデータ・キヤツシユ１２
は、ともに主記憶装置１４からデータを受取る
ことができる。しかし、CPUからデータを受
乗ることができるのはデータ・キヤツシユだけ
である。このことは先に述べた。これはこのア
ーキテクチヤでは命令キヤツシユでの命令の変
更が可能でなく、従つて命令キヤツシユの出力
はCPUに向かうだけであるためである。同様
に、そのキヤツシユ中の命令は直繊CPUによ
つて変更できないので、命令キヤツシユはロー
デイングのために取出しラツチ２０と、入力マ
ルチプレクサ２２を経て主記憶装置１４に接続
しさえすればよい。従つて、命令キヤツシユ１
０に命令を記憶するため、命令データのライン
が取出しラツチ２０を経て、最終的には命令キ
ヤツシユの選択されたセクシヨン（ライン）に
転送させられる。同様に、命令キヤツシユから
CPUに命令を転送するため、データ・ワード
が命令キヤツシユの選択されたセクシヨンから
読取られて、出力マルチプレクサ１６、および
バイパス・マルチプレクサ１８に送られる。

それぞれ命令キヤツシユ１０とデータ・キヤ
ツシユ１２用の連関されたデイレクトリ１１と
１３（第３図（第３．１図と第３．２図）に詳
しく示す）が、キヤツシユに（機能的に）接続
されたものとして示されている。これらのデイ
レクトリはキヤツシユ・データ流れ経路に含ま
れているのではなく、物理的にキヤツシユの動
作と密接に関連づけられていることを理解すべ
きである。後でさらに詳しく説明するように、
所与のキヤツシユ・アクセスの場合、アドレス
のＤフイールドに対して決定された同じライン
によつて、両キヤツシユ・サブセツトの同じラ
インおよび連関されたデイクトリ項目が並列に
アクセスされる。さらに、このアクセスによつ
て、両キヤツシユ・サブセツトＡおよびＢのデ
ータがシステムにとつて使用可能となる。

これらのデイレクトリは、通常はエミツタ結
合論理回路など適当な高速回路フアミリー中の
別個の極めて速い記憶装置として作られる。こ
こに開示する実施例では、キヤシユのアクセス
時間が30ナノ秒であるのに対して、デイレクト
リのアクセス時間は約12ナノ秒であつた。これ
はキヤツシユからの２つのデータ・サブセツト
が使用可能なとき、デイレクトリ項目にもとづ
いて行うべき論理判断を可能にするためであ
る。

先に述べたように、データ・キヤツシユは主
記憶装置１４からもCPU３０からもロードで
きる。データ・ラインを主記憶装置１４から記
憶すべき場合、データ流れは両キヤツシユ共用
の取出しラツチ２０を通り、次いでデータ・キ
ヤツシユ用のバイト入力マルチプレクサ４８を
通つてデータ・キヤツシユ１２自体に入る。デ
ータ・ラインをCPU３０から転送すべき場合、
データ経路は図に示すようにバイト入力マルチ
プレクサ４８を通つて、次にデータ・キヤツシ
ユ１２に入る。データ・キヤツシユ１２から
CPUにデータを転送するには、データは出力
マルチプレクサ３２、バイパス・マルチプレク
サ３４を通つてCPUのデータ・レジスタに入
る。

データ・キヤツシユのミスが起こつた場合、
そのラインが有効であり、かつ変更を示すと仮
定すると、新しいデータ・ラインをデータ・キ
ヤツシユのその特定ラインにロードできるよう
になる前に、データ・キヤツシユ中のこのデー
タ・ラインを記憶装置１４に書き戻さなければ
ならない。このために書き戻しラツチ／マルチ
プレクサ５２が付勢される。

バイト選択機構４９およびバイト書込みゲー
ト５０は、データ・キヤツシユへのデータの記
憶を制御する。

デイレクトリ・ミスを伴うCPUロードOPの
とき、バイト選択機構４９は主記憶データの二
重ワードのみがバイト入力マルチプレクサ４８
を通るようにゲートし、すべてのバイト書込み
ゲート５０が活動化される。

デイレクトリ・ヒツトを伴うCPU記憶OPの
とき、バイト選択機構４９は、CPUデータ・
ワードのみがバイト入力マルチプレクサ４８を
通るようにゲートし、書込みゲート５０は、デ
ータ・キヤツシユのサブセツト中に記憶される
バイト数を制御するのに使用される。この
CPUアーキテクチヤは、１、２または３バイ
トのデータを記憶することができる。

デイレクトリ・ミスを伴うCPU記憶OPのと
き、バイト選択機構４９は１、２または３バイ
トのCPUデータを主記憶装置からの最初のミ
ス二重ワードに組み合わせ、バイト入力マルチ
プレクサ４８を通過させる。すべての４バイト
書込みゲート５０が活動化される。ミスを生じ
たラインの残りの３つの二重ワードについて
は、バイト選択機構４９は主記憶装置の二重ワ
ードのみがバイト入力マルチプレクサ４８を通
過できるようにする。

どちらのキヤツシユもバイパス機構を備えて
おり、どちらかのキヤツシユに対してキヤツシ
ユ・ミスを生じる取出し要求があつたとき、デ
ータが主記憶装置から使用可能になつている場
合、それぞれ命令キヤツシユおよびデータ・キ
ヤツシユについてワード選択マルチプレクサ３
８または４０を通して、そのデータをキヤツシ
ユおよびCPUに同時に送ることができる。こ
うしてデータ（または命令）がまずキヤツシユ
に完全に記憶されるのを待つ間、CPUが停止
する必要はない。

後でさらに詳しく述べるように、命令または
データ・ラインの目的ワードのみが直接CPU
にバイパスされる。

従つて、本スプリツト・キヤツシユ・サブシ
ステムの全体アーキテクチヤは、基本的に通常
の性格のものであることがわかる。すなわち、
主記憶装置から命令キヤツシユおよびデータ・
キヤツシユをロードするためのデータ経路が設
けられている。追加手段がCPUからデータ・
キヤツシユをロードする。同様に両方のキヤツ
シユがそれぞれ命令とデータをCPUに転送す
ることができ、データ・キヤツシユはまたデー
タを主記憶装置に書戻すことができなければな
らない。最後に、どちらのキヤツシユにもバイ
パス機構が備えられており、それによつてライ
ン中のアドレスされたワードが直ちにCPUに
送られ、そのラインはCPU遅延を最小にする
ため、同時にキヤツシユに記憶される。従つ
て、本スプリツト・キヤツシユ・サブシステム
の実際のハードウエア構成は、全く簡明である
ことが認められる。ここに開示するキヤツシ
ユ・サブシステムの改善された機能をもたらす
のは、キヤツシユの実際の使い方およびキヤツ
シユ・デイレクトリとその中に設けられた特殊
な制御ビツトの独特の構成である。

ちよつと第２図に戻ると、どちらのキヤツシ
ユも図のような別個のライン選択機構によつて
２つのサブセクシヨンＡとＢに分けられている
ことが気付かれる。このことは後の説明でさら
にはつきり認められるはずである。このキヤツ
シユ・サブシステムは、２ウエイ・セツト・ア
ソシアテイブである。キヤツシユ・デイレクト
リ中の所与のラインがアドレスされると、２つ
のデータ・ラインの各々からキヤツシユ内で異
なる２つのページ（ＡとＢ）に属する１ワード
が実際にアドレスされる。最終的に選択される
ラインは後で説明するように、目的ページ・ア
ドレスPtとキヤツシユ・デイレクトリに含ま
れる２つのベージ参照PAおよびPBとの比較に
よつて決定される。選択されたラインからアド
レスされたワードは、出力マルチプレクサ１６
または３２によつてCPUにゲートされる。

また、第２図を参照すると、キヤツシユ・サ
ブシステムの各ユニツトを接続する各種の多重
ビツト・ケーブルは32または36ビツトを含むも
のとして示されていることが気付かれる。32ビ
ツト・ケーブルと36ビツト・ケーブルの違い
は、この実施例の範囲内では36ビツト・ケーブ
ルは32個のデータ・ビツトと４個のパリテイ・
ビツトを含むということである。一般に４パリ
テイ・ビツトは、キヤツシユ・サブシステムか
らCPUにデータ（または命令）を転送する際
に除去ないし削除される。また、主記憶装置１
４と取出しラツチ２０の間のケーブルが72ビツ
トを含むことも気付かれる。すぐ認められるよ
うに、主記憶装置は二重ワードを読出して転送
するように編成されているので、このケーブル
は２つの36ビツト・ワードを含むだけである。

これで、スプリツト・キヤツシユ・サブシス
テム・ハードウエア全体の一般的説明は終わ
る。このハードウエアの一般的構成および動作
は単純明解であり、当技術では周知のものであ
ると考えられる。

第３図（第３．１図および第３．２図）を参
照すると、16Kバイトのデータ・キヤツシユ・
デイレクトリとそれに関連する論理および制御
回路の詳細な機能ブロツク図が示されている。
ここで開示される実施例では、24ビツトの
CPUアドレスがレジスタ６０に配置されてい
ると仮定されている。この24ビツト・アドレス
全体のうちで、左側の11ビツト（Pt）は記憶
参照のページ・アドレスを含んでいる。８ビツ
トからなるＤフイールドは、指定されたページ
内の特定の記憶参照のライン・アドレスを含ん
でいる。このアドレスはキヤツシユ・デイレク
トリの（従つてまたキヤツシユ自身の内部の）
256個のラインの１つを実際にアドレスするの
に利用されることが指摘される。最後に右側５
ビツトのＷフイールドは32バイトのライン全体
の中のワードまたはバイト・オフセツトであ
る。そのアドレスすなわちセグメントは、全体
アドレスによつて指示される所期のバイトをア
ドレスするのに実際に利用される。

図からはつきりわかるように、キヤツシユ・
デイレクトリは256の項目を含んでおり、（０〜
255）の各項目は全体で７つの情報フイールド
PA，PB，VA，VB，MA，MB，LRUを含ん
でいる。後でさらに詳しく説明するように、
PA，VAおよびMAは、サブセツトＡに属する
キヤツシユ内の各ラインを指し、要素PB，
VBおよびMBはサブセツトＢに関係している。
LRUビツトは２つのサブセツト・ラインのど
ちらが最も最近にアクセスされたかを示し、従
つてキヤツシユ内の（サブセツトＡまたはＢ中
の）特定ラインの置換を制御する。

動作の際には、キヤツシユ・アクセスを行う
場合、CPUアドレスのＤフイールドによつて
指示される特定のラインが、デイレクトリ内の
256の項目の１つをアクセスさせる。次にペー
ジPAとPBのどちらがCPUアドレス中の目的
ページ・アドレスPtと一致するかを決定しな
ければならない。この比較は、２つの比較回路
６２と６４で実行される。ページ・アドレス
PAとPBのどちらかがPtと一致する場合、「ヒ
ツト＝Ａ」ラインまたは「ヒツト＝Ｂ」ライン
が活動化される。次にアクセスが継続できるか
どうか知るため、当該の妥当性ビツトＶまたは
変更ビツトＭが問い合わせられる。この動作の
詳細については、後でより詳しく述べる。２つ
のページ・アドレスPAまたはPBのどちらもPt
と一致しない場合、NAND回路６６が「ミス」
ラインと活動化させ、デイレクトリ更新論理回
路６８がシステムに、「ミス」が生じ、新しい
データ・ラインをキヤツシユ・システムに持ち
込まなければならないことを示す。２つのサブ
セツト・ラインのどちらが置換されるかは、
LRUビツトによつて決定される。「書込みスト
ローブ」として示されている７ビツト・ライン
は後で詳しく説明するように、新しいデータを
選択されたフイールドないしキヤツシユ・デイ
レクトリの特定項目のビツト位置に入力できる
ようにする。もちろんどのビツトが変更され、
いつ新しいページ・アドレスがPAまたはPBフ
イールドに挿入されるかはCPU命令解読機構
７０によつて解読される特定の命令によつて決
定される。

キヤツシユ・デイレクトリおよびそれに関連
する制御装置の動作および構成は、単純明解で
あると考えられ、ここに開示される機能説明と
ブロツク図を与えられれば、コンピユータ技術
の専門家が容易に実現できるものである。

第４図はキヤツシユ・サブシステムのアドレ
ツシングおよび構造を図示した一連の表を含ん
でいる。それに加えて、この図はキヤツシユ・
サブシステムのサイズのアドレツシング・フイ
ールドなど各種のパラメータに対する影響を示
している。要するに、異なる３種のキヤツシ
ユ・サイズを4K、8Kおよび16Kと仮定すると、
デイレクトリ項目は２つのページ識別子Paお
よびPbと５つの特殊制御ビツトVa，Vb，
Ma，Mb，LRUを含むことが気付かれる。こ
れらの特別制御ビツトが利用される特殊な方法
については、後で詳しく説明する。

キヤツシユ中のデイレクトリのアドレツシン
グは、図の上部にもはつきり示されている。こ
こで24ビツトのCPU目的アドレスは、Ｐ（ペー
ジ）、Ｄ（ライン）、およびＷ（バイト）の３つの
フイールドを含んでいる。図から明らかなよう
に、キヤツシユ自体はＤフイールドとＷフイー
ルドを用いてアドレスされるが、デイレクトリ
はかかる２ウエイ・セツト・アソシアテイブ式
キヤツシユではＤフイールドのみを利用してア
ドレスされる。当該技術の専門家なら理解でき
るように、デイレクトリがアクセスされ、次に
目的アドレスのＰフイールドがデイレクトリ項
目PaまたはPbのどちらかと一致するかどうか
決定される。この図については後でより詳しく
説明する。

第５図から第１１図までは、それぞれ特定の
ハードウエア動作の結果としてキヤツシユ・サ
ブシステムのハードウエア内部で起こる動作を
表の形でまとめたものである。「ハードウエ
ア・プロシージヤ」の表現はキヤツシユ・サブ
システム・ハードウエアの動作の結果としてシ
ステムで起こることをリストにしたものという
意味である。

第１２図から第１８図まではすべて流れ図で
あり、各図につけたラベルで示されるような第
５図ないし第１１図に記される各種のキヤツシ
ユ・サブシステム動作と密接に関係している。
言い換えれば、列挙された各ハードウエア・プ
ロシージヤに対する流れ図があり、例えば第６
図のデータ・キヤツシユ取出しハードウエア・
プロシージヤは第１４図にずつと詳しく示され
ている。このようにこれらの流れ図では、詳し
いテスト操作および分岐操作および様々な分岐
に沿つて進むとき、列挙された様々なブロツク
で起こる特定の操作が明確に記載されている。
これらの操作については後でさらに詳しく説明
するが、基本的にキヤツシユ・サブシステムの
動作を半ば説明すると考えられている。

かかるキヤツシユ・サブシステムでおこる事
象、ならびに第２図と第３図で特別に示したす
べてのハードウエア構成要素の機能と目的は、
当技術で周知のものであると考えられる。当技
術の専門家なら、第２図と第３図および詳細な
流れ図に記載された全体キヤツシユ・サブシス
テム構成を用いて、本発明のキヤツシユ・サブ
システムを作成するのに因難はないはずであ
る。

(b) 記憶階層の動作の詳細な説明 以下の説明は、本発明の階層記憶が特に有用
なミニコンピユータのあるバージヨンに適用さ
れる。これは、16メガバイトまでの実主記憶装
置を含む、該階層記憶システムへの24ビツトの
アドレツシングを実現する。24ビツトの主
CPUアーキテクチヤは、ここで詳しく述べる
適正な記憶命令を供給しなければならないこと
以外は、本発明にとつて決定的条件ではない。

ここに開示する記憶階層の実施例は、CPU
速度で動作するキヤツシユ・サブシステムおよ
びCPU速度の1/5の速度で動作する最大16メガ
バイトのFET主記憶装置からなる。

CPUは、キヤツシユ・サブシステムと直接
に連絡し、一方、後者は主記憶装置と連絡する
（第１図を参照する）。入出力データは、直接記
憶アダプタ（DMA）を介して主記憶装置に送
ることができるが、キヤツシユ・サブシステム
に直接連絡することはできない。

CPUとキヤツシユ・サブシステムの間のデ
ータ転送の単位は、４バイト・ワードである。
主記憶装置とキヤツシユ・サブシステムの間の
転送単位は、32バイト・ラインである。ライン
転送は、主記憶装置から４つの８バイト２重ワ
ードを経て、また主記憶装置へ８つの４バイ
ト・ワードを経て行われる（第１図を参照のこ
と）。主記憶装置からまたはそこへの入出力デ
ータ転送は、DMAアダプタの制御下で４バイ
ト・ワードを介して行われる。

データ・バイト当り１つのパリテイ・ビツト
が、記憶階層中を運ばれることに注意するこ
と。パリテイ・ビツトは、CPUへまたはCPU
からは転送されない。

(c) キヤツシユ管理 ここに開示される階層記憶サブシステムは、
記憶階層への参照によつて生じるCPU遊休時
間を最小限に抑えるように設計された、システ
ム・アーキテクチヤを基礎にしている。この記
憶アーキテクチヤは、サイクル毎に新しい命令
を利用できるCPU用に設計されているので、
CPU速度に合致する別個の命令キヤツシユは、
命令の取出しが記憶階層中でのデータ取出しと
は独立に進行できるようにする。また、このア
ーキテクチヤは、キヤツシユ・サブシステムと
の直接の入出力通信を禁止し、従つて入出力に
よる雑音によつてCPUがロツクアウトされる
可能性を除外する。同様に、主記憶装置に対す
る過剰の参照によるパフオーマンスの低下を避
けるため、すべての記憶は、データ・キヤツシ
ユに向けられ、主記憶装置に自動的に「スト
ア・スルー」されることはない。

このアーキテクチヤ型式のために、入出力操
作による主記憶装置の内容の変更がCPUに直
ちに知られることはなく、また、CPUによつ
て実施されたデータ・キヤツシユの内容の変更
が入出力または命令キヤツシユに直ちに知られ
ることはないかもしれない。

しかし、この上位システム・アーキテクチヤ
は、プログラムが主記憶装置とキヤツシユ・サ
ブシステムの内容の間の関係を制御することを
可能にする、限られた組のキヤツシユ管理命令
を供給する。これらの管理命令は、32バイトの
キヤツシユ・ラインのみを扱い、システムがよ
り低速の主記憶装置に対する不必要なキヤツシ
ユ参照を避けることを可能にする。例えば、一
時記憶域が、もはや必要でなくなつたとき、キ
ヤツシユ中のラインが以前のCPU記憶によつ
て変更されていた場合でも、データ・キヤツシ
ユ・ライン無効化命令の使用が、主記憶装置に
対する不必要な書戻しを防止する。

(d) キヤツシユ・サブシステム キヤツシユ・サブシステムは、16Kの命令キ
ヤツシユと16Kのデータ・キヤツシユから構成
される。各キヤツシユは、２ウエイ・セツト・
アソシアテイブとして編成されている。従つ
て、各キヤツシユは、8KのサブセツトＡと8K
のサブセツトＢから構成される。一つのキヤツ
シユは、最大限32バイトのラインを512本含む
ことができる。サブセツトＡ中のライン256本
とサブセツトＢ中のライン256本である。

(e) デイレクトリ 各キヤツシユは、連関するデイレクトリを備
えている。このデイレクトリは、アクセス時間
が全キヤツシユ・サイクル時間の約1/5の超高
速バイポーラ・ランダム・アクセス記憶装置に
含まれている。

デイレクトリ中の各項目は、各連関サブセツ
ト中に一つずつ、２つの可能なキヤツシユ・ラ
インの存在および状況を記載する。従つて、こ
のデイレクトリは、１つのキヤツシユ・サブセ
ツト中に物理的に存在できる最大ライン数と同
じ項目を含めるだけの大きさでなければならな
い。各キヤツシユ・サブセツトは、256本まで
のラインを含むことができるので、デイレクト
リは256の項目を含まなければならない。この
構造は、第２．１図にはつきりと示されてい
る。

(e‐1) アドレス・フイールド 本実施例に関しては、上位システムは24ビ
ツト・アドレスを利用することが仮定され
る。概念的には、アドレスはページ・アドレ
ス、ページ中のラインのアドレスおよびライ
ン中のバイトのアドレスの３つのフイールド
に再分割できる。これらのサブフイールド
は、ここではそれぞれＰ，ＤおよびＷと呼ぶ
ことにする。この構成は、第３図に詳しく記
されている。第３図のテーブルは、キヤツシ
ユ・サイズの範囲（4K→16K）およびキヤ
ツシユおよびデイレクトリの各種パラメータ
に対するサイズの影響をも示している。

各デイレクトリ項目は、２つのキヤツシ
ユ・サブセツト（PAおよびPB）に記憶され
ているラインのページ・アドレスを含む２つ
のアドレス・フイールドと、処理されている
キヤツシユ命令のためのハードウエア・アル
ゴリズムに指令する制御ビツト・フイールド
を持つている。デイレクトリは、目的アドレ
スのライン・アドレス・サブフイールドによ
つてアドレスされる。キヤツシユ・サイズが
小さくなるとライン・アドレス・サブフイー
ルドのサイズが減少するが、ページ・アドレ
ス・サブフイールドのサイズは増大する。
（第３図を参照）事実、この時、サイズのよ
り小さい（１ページ当りのラインの数がより
少ない）ページがより多く形成される。

(e‐2) 制御ビツト・フイールド 命令キヤツシユ・デイレクトリは、各項目
毎に３つの制御ビツトを含み、データ・キヤ
ツシユ・デイレクトリは５つの制御ビツトを
含む。どちらのキヤツシユ・デイレクトリも
その各項目が各サブセツトについて１つず
つ、合計２つの有効ビツト（VAおよびVB）
ならびに１つのLRUビツトを含む。その上、
データ・キヤツシユ・デイレクトリは各サブ
セツトについて１つずつ、合計２つの変更ビ
ツト（MAおよびMB）を含む（第３図を参
照のこと）。

有効ビツトは、キヤツシユと主記憶装置の
内容の間の関係を制御するために使用され
る。それらは、キヤツシユのラインが現在主
記憶装置に存在するバージヨンによつて置換
されたとき、「１」にセツトされる。あるラ
インに対する有効なビツトは、プロセツサか
らのキヤツシユ管理命令によつてターンオフ
することができる。無効化された（Ｖ＝０）
ラインをプログラムが参照すると、無効ライ
ンは主記憶装置中に存在するその現バージヨ
ンによつて置換させられる。

LRUビツトは、どちらのサブセツトが主
記憶装置から置換ラインを受取るかを決定す
る。LRUビツトの状態は、キヤツシユ・ハ
ードウエア・プロシージヤによつて制御さ
れ、プロセツサがプログラム制御下で管理す
ることはできない。LRU置換プロシージヤ
は、キヤツシユのあるラインを主記憶装置か
らの新しいラインで置換することが必要にな
つたとき、従うべき有効な戦略は、最近もつ
とも使われなかつたアソシアテイブ・セツト
中のラインを置換することであるという前提
条件にもとづいている。キヤツシユは、正に
２ウエイ・セツト・アソシアテイブであるの
で、単一制御ビツトを開いてこの判断を下す
ことができる。

データ・キヤツシユ・デイレクトリ中の変
更ビツトは、プロセツサ記憶命令が生じたと
き、「１」にセツトされる。これは、キヤツ
シユ中のラインのバージヨンが更新済みであ
ることをキヤツシユ制御ハードウエアに指示
し、このラインを置換すべき場合は主記憶装
置にそれを書戻さなければならない。しか
し、ラインが無効化（Ｖ＝０）された場合に
は、書戻しは禁止される。命令キヤツシユで
は、書戻しは可能でないことを再度指摘して
おく。

(f) プロトタイプの実現 上記の記憶階層を、プロトタイプとして実現
した。主記憶装置は、サイクル時間が300ナノ
秒の1.0メガバイトのFET記憶装置を用いて設
計した。２重キヤツシユは、それぞれサイクル
時間がCPUのサイクル時間と符合する60ナノ
秒の16Kバイトのバイポーラ記憶装置を用いて
設計した。各キヤツシユは、２つのアソシアテ
イブ・セツトそれぞれに256本のライン、すな
わち最大限512本のラインを含んでいる。その
上、各キヤツシユの最大サイズを手動で8Kま
たは4Kバイトに減らすことができ、それによ
つて全体内容をそれぞれ256本または128本のラ
インに減らすことができる（第３図を参照のこ
と）。

(f‐1) 物理パツケージ 命令キヤツシユでもデータ・キヤツシユで
もキヤツシユ・アレイはバイポーラ・トラン
ジスタ記憶技術を利用して、４枚のカードに
パツケージした。各カードは2K×18ビツト
を含み、１キヤツシユ当りのカードは４枚で
あつた。ここで述べる実施例は例示のためだ
けのものである。かかるキヤツシユの一般構
造は当技術の専門家なら、ここに記載するア
ーキテクチヤ定義・制御機能および命令書式
から充分にわかると考えられる。

(g) キヤツシユ編成 CPUに対するキヤツシユ・インターフエー
スは、幅32ビツト（１ワード）であり、主記憶
装置に対するインターフエースは取出し用で幅
72ビツト（パリテイを含めた二重ワード）また
は記憶用で36ビツトである。初期取出しには目
的アドレスでＡおよびＢサブセツトに同時にア
クセスできることが望ましい。目的アドレスの
ワードを両方のアソシアテイブ・サブセツトか
ら同時に読取れると仮定すれば、様々なキヤツ
シユ記憶編成が可能である。

そうするのは、キヤツシユ・サイクル中の後
の方でデイレクトリ・アクセスによつてその情
報が与えられるまでは、目的物が存在するサブ
セツトがわからないためである。この理由か
ら、また時間を節約するためにデイレクトリと
キヤツシユは同時にアクセスされる。

デイレクトリ・アクセスでＡとＢのどちらの
サブセツトにも目的物が存在しないこと（ミ
ス）が示された場合、キヤツシユ・アクセスか
らのデータは無視され、目的データを含むライ
ンを求めて主記憶装置がアクセスされる。デー
タ・キヤツシユ・ミスの場合、現在キヤツシユ
中に存在するラインを主記憶装置からの新しい
ラインで置換する前に書戻することが必要にな
る場合もある。

目的ページ・アドレスがＡまたはＢのサブセ
ツトに対するデイレクトリ項目と符合する（ヒ
ツト）場合、正しいサブセツトが直ちに知ら
れ、キヤツシユからの目的データをヒツト・サ
ブセツトからCPUに直接ゲートすることがで
きる。この戦略を用いると、データをCPUに
送るのに必要な合計時間が最小限に抑えられ
る。

キヤツシユ・ミスによる主記憶装置へのアク
セスは、32バイトのラインを生成し、そのライ
ンが連続する４つの二重ワードとしてキヤツシ
ユに多重化される。この記憶システム・アーキ
テクチヤはキヤツシユ・ミスの場合に目的ワー
ドを含む二重ワードが、まず記憶制御装置によ
つて返送されることを指定している。残りの３
つの二重ワードは、そのラインに含まれる４つ
の二重ワードがすべて返送されるまで、目的ア
ドレスを二重ワードずつ増分することによつて
生成される、順次隣接するアドレスから返送さ
れる。

この最初の二重ワードが常に目的ワードを含
むので、データ・キヤツシユ中ではCPUデー
タを主記憶装置からの最初の二重ワードに組み
合わせることによつて記憶ミスが処理される。

(h) 命令キヤツシユの取出し 命令キヤツシユ取出しハードウエア操作順序
の流れ図が第１３図に示され、第５図に表にし
てまとめられている。両キヤツシユのデータ流
れのブロツク・ダイアグラムが第２．１図に示
されている。

命令キヤツシユ取出し要求がキヤツシユ・ア
レイとデイレクトリへのアクセスを開始する。
デイレクトリ・アクセスはキヤツシユ・アクセ
スとオーバーラツプされている。両キヤツシユ
は取出しの目的ワードがＡとＢのどちらのサブ
セツトからも同時にアクセスされるように編成
されている。

これはどちらのサブセツトに目的データが存
在するかを知らずに、あるいは目的物がどちら
のサブセツトにも全く存在しない場合にも行わ
れる。

(h‐1) ヒツト 目的アドレスがＡまたはＢのサブセツトの
デイレクトリ項目と符合する場合そのデイレ
クトリへのアクセスはヒツトとなる。正しい
サブセツトが直ちに知られ、そのラインが有
効な場合には目的データをヒツト・サブセツ
トからCPUにゲートできる。キヤツシユ・
アレイへのアクセスに追加的時間は不要であ
る。そのデイレクトリ項目に対するLRUビ
ツトは、次に逆のサブセツトに切り替えられ
る。もちろんLRUが以前の操作の結果とし
て既に逆のサブセツトを示していることもあ
る。

(h‐2) ミスまたは無効ヒツト 目的アドレスがＡとＢのどちらのサブセツ
トのデイレクトリ項目とも符合しない場合、
そのデイレクトリへのアクセスはミスとな
る。キヤツシユ・アレイからアクセスされた
データは無視され、取出し要求が（目的アド
レスと一緒に）主記憶装置へ転送され、主記
憶装置が32バイトのラインを４つの８バイト
二重ワードとして返送する。返送される最初
の二重ワードは（前述のように）目的アドレ
スによつて指示された特定の４バイト・ワー
ドを必ず含む。速度を上げるため、このワー
ドは二重ワードがキヤツシユに記憶される間
に同時にCPUへバイパスされる。このデー
タ経路が第２．１図にはつきり示されてい
る。次の３つの二重ワードは順次主記憶装置
から返送され、致着するとキヤツシユに記憶
される。

主記憶装置によつて返送される、目的物を
含む最初の二重ワードが実際にはそのライン
の最後の二重ワードであることがあり得る。
この場合、そのラインの残りの３つの二重ワ
ードも、やはり順次返送されるが、ラインの
始めから始まる。このようにどの二重ワード
が最初に到着するかにかかわらず、他の３つ
の二重ワードが順次受取られる。

また、主記憶装置から取出されるラインが
CPUに対する一連の命令をデータとして含
んでいることにも注意すべきである。CPU
は深さ４レベルの事前取出スタツクを含んで
いると仮定される。この事前取出しスタツク
は、自身を充填された状態に保とうと試みて
絶えず取出し要求を命令キヤツシユに送り、
それによつて各機械サイクルに全CPUアー
キテクチヤの要件にもとづいて新しい命令を
与える。命令キヤツシユ・ミスの場合は、こ
の事前取出レベルが２つ以上空になることも
あり得る。新しいラインが主記憶装置から到
着したとき、キヤツシユ・ラインの最後に達
するまで、またはCPU事前取出し機構が一
杯になつてバイパス・アクシヨンを停止する
まで、キヤツシユはデータをCPUにバイパ
スし続ける。こうしてCPUにバイパスされ
るワード数は、最低１ワードから最高でその
ライン中の８ワードすべてまでのどんな数と
なることもありうる。

(h‐3) デイレクトリの更新 ミスの後、デイレクトリは新しい目的アド
レス（Pt）で更新され、新しいラインが記
憶されたサブセツトに対する有効ビツトが
「１」にセツトされ、LRUビツトは逆のサブ
セツトに切り替えられる。

目的アドレスが無効な（Ｖ＝０）デイレク
トリ項目と符合した場合、その結果は、無効
ヒツトであり、ハードウエア・アクシヨンは
下記の２点を除いてはミスが発生した場合と
同じである。第１にLRUビツトの状態とは
かかわりなく、新しいラインが符合したサブ
セツトに入り、第２にデイレクトリ中のアド
レスは更新されない。これはアドレスは有効
符合を生じたが、データは無効で置換しなけ
ればならないからである。新しいラインのロ
ードに続いて、デイレクトリLRUビツトは
逆のサブセツトに切り替えられ、記憶された
サブセツトに対する有効ビツトが（「１」に）
セツトオンされる。この場合も、「有効」ビ
ツト（VAまたはVB）がゼロになり得る唯
一の経路は、「命令キヤツシユ・ライン無効
化」命令を用いてCPUを介するものである
ことに注意すべきである。

第５図は上述のこの命令キヤツシユ取出し
ハードウエア順序をまとめたものである。

(i) データ・キヤツシユ取出し データ・キヤツシユ取出しハードウエアの操
作順序が第１４図に示され、第６図にまとめら
れている。全体のデータ流れ図は第２．１図に
出ている。

(i‐1) ヒツト 有効ヒツトに対するデータ・キヤツシユ取
出しプロシージヤは、上記命令キヤツシユ取
出しプロシージヤと同一であり、繰返す必要
はない。

(i‐2) ミスまたは無効ヒツト ミスまたは無効ヒツトの場合のデータ・キ
ヤツシユ取出し操作順序は、２つの例外を除
いては上記の命令キヤツシユ取出し順序と類
似している。

第１にミスのとき、CPU記憶装置によつ
て変更されている有効ラインをそれが置換さ
れる前に主記憶装置に書き戻さなければなら
ない。第２にミスが生じると、８つまでのワ
ードをCPU事前取出しスタツクにバイパス
できる命令キヤツシユとは違つて、データ・
キヤツシユはミスのとき１ワードしかCPU
にバイパスしない。

取出しミスが起こつたとき、変更ビツトお
よび有効ビツトについて置換すべきラインが
チエツクされる。ＡとＢのどちらのサブセツ
トを置換すべきかは、LRUビツトによつて
決定される。そのラインが無効または変更さ
れていない場合には、書戻しは起こらず、目
的ラインに対する取出し要求が主記憶装置に
送られる。主記憶装置によつて返送されたラ
インの最初の二重ワードは、目的ワードを含
み、最初の二重ワードがキヤツシユに記憶さ
れている間に同時にキヤツシユ・ハードウエ
アがこのワードをストリツプアウトして、そ
れをCPUに直接バイパスする。新しいライ
ンの記憶に続いて、命令キヤツシユ取出しに
ついて説明したようにデイレクトリは更新さ
れる。

(i‐3) 書戻し 置換すべきラインが有効でかつ変更済みの
場合、その置換ラインについて取出し要求が
出される前にそれを主記憶装置に書戻さなけ
ればならない。書戻すべきラインのページ・
アドレスはデイレクトリ項目に含まれ、その
アドレスが書戻しのため主記憶装置に供給さ
れる。キヤツシユは書戻しラインの４つの二
重ワードを読出すのに４サイクルかかり、マ
ルチプレクサ５２がそれらを一連の８ワード
に分けて主記憶装置の記憶入力レジスタ
（SIR）に転送する（第２．１図を参照のこ
と）。

通常の場合、入出力が書戻しと新しいライ
ンに対する取出し要求の発行との間に主記憶
装置に対するアクセスを得、それによつて入
出力操作時にデータ・キヤツシユを停止させ
ることが起こり得る。これが起こることを防
止するため、特に書戻しを伴うデータ・キヤ
ツシユ・ミスの場合には、データ・キヤツシ
ユから特に高い優先順位の取出し要求を主記
憶装置に出すことができる。この高い優先順
位の要求の効果は、旧（書戻し）ラインを
SIR中にロードしながら主記憶装置に新しい
ラインの自動取出しを開始させることであ
る。これによつてデータ・キヤツシユ専用の
バツク・ツー・バツク主記憶装置サイクルが
もたらされ、旧ラインの記憶前に主記憶装置
の新しいラインに対する取出しが起こること
ができるようになる。旧ラインは一時的に
SIRに保管される。

この戦略を具体化するため、データ・キヤ
ツシユが書戻すべきラインの最初の二重ワー
ドについてアクセスされ、データ・キヤツシ
ユ制御装置に書戻しアドレス、最初の書戻し
ワードおよび高い優先順位の要求を送る。主
記憶装置が要求の受取りを認めると、デー
タ・キヤツシユはただちに旧ラインの残りの
３つの二重ワードの取出しを始め、主記憶装
置へのアドレスを旧（書戻し）アドレスから
新（目的）アドレスに変更する。書戻しライ
ンは一度に１ワードずつ主記憶装置SIRに転
送される。主記憶装置が新しいライン・デー
タを返送すると、データ・キヤツシユで一連
の４つの二重ワードの記憶が開始され、目的
データがCPUにバイパスされる。次に、デ
イレクトリ情報が更新される。

第６図は先に述べたようにデータ・キヤツ
シユ取出しハードウエアの操作順序をまとめ
たものであり、第１４図は操作の順次的詳細
を流れ図の形で示したものである。

(j) データ・キヤツシユ記憶 データ・キヤツシユ記憶ハードウエアの操作
順序の流れ図が第１５図に示してあり、第７図
にまとめてある。データ流れ図については、や
はり第２．１図を参照すべきである。

第１４図と第１５図の流れ図をちよつと比較
してみると、データ・キヤツシユ取出し、記憶
アルゴリズムは全く類似していることがわか
る。主な違いは、単にCPUとキヤツシユの間
のデータ流れの方向である。下記の記憶プロセ
スについての議論は、取出しプロセスをよく知
つていることを前提にしたもので、この２つの
違いを重点に置いている。

取出し要求とは違つて、データ・キヤツシユ
に対する記憶要求はキヤツシユ・アレイのアク
セスを自動的には開始しない。キヤツシユ・ア
レイの両サブセツトは取出し操作から同時に読
取ることができるが、記憶操作の場合は１つの
サブセツトしか書込めない。従つてデイレクト
リ・アクセスの結果が、目的物がキヤツシユ中
に存在するか否か、および存在する場合はどの
サブセツトに存在するかを示すまで記憶操作は
開始できない。キヤツシユ・アレイへのアクセ
スは、取出し操作の場合のようにデイレクトリ
へのアクセスとオーバーラツプできないので、
すべての記憶操作にはキヤツシユ・サイクルを
拡大することが必要である。必要とされるデイ
レクトリおよびキヤツシユ・アレイへの順次ア
クセスを収容するには、記憶サイクルを50％だ
け拡大しなければならない。

記憶装置は32ビツト・ワードの列として編成
される。各ワードは２つの16ビツト半ワードま
たは４つの８ビツト文字に再分割できる。プロ
セツサ記憶命令は、１、２または３文字のエン
テイテイに対して働く。この３種のプロセツサ
記憶は、キヤツシユ・ハードウエアによつて記
憶８（１バイト）、記憶16（２バイト）および記
憶24（３バイト）の３つの異なる記憶指令とし
て区別される。第１４図のデータ・キヤツシユ
記憶の流れ図は、この３つの記憶指令のすべて
に適用される。CPUは各記憶指令と共に32ビ
ツトのデータ・ワードを供給し、書込むべきバ
イトをワード内で事前位置合わせする。記憶目
的アドレスの最下位２ビツト＋特定型式の記憶
指令が４つのバイト書込みゲート（第２．１図
の50）（W₀〜W₃）のうちのどれが活動化する
かを決定するのに充分な情報データ・キヤツシ
ユ制御ハードウエアに与える。

(j‐1) ヒツト 記憶目的アドレスがデイレクトリに存在す
る場合、書込むべきサブセツトが識別され、
キヤツユ・サイクルがその記憶を収容できる
ように拡大される。32ビツトの記憶データ・
ワード＋生成されたパリテイ（４ビツト）
が、全てのアレイ・カードに同時に印加され
る。バイト書込みゲートのサブセツト選択交
差が、どのバイトが書込まれるかを決定す
る。記憶に続いて、ヒツト・ラインに対する
変更ビツトをターンオンしLRUビツトを逆
のサブセツトに切替えることによつてデイレ
クトリが更新される。

(j‐2) ミスまたは無効ヒツト 記憶目的ラインが無効またはキヤツシユ中
にない場合、キヤツシユ・サイクルは拡大さ
れず、そのラインを主記憶装置から検索しな
ければならない。置換すべきラインが有効で
かつ変更済みの場合、書戻しが必要であり、
データ・キヤツシユ取出しについて説明した
のと全く同様に書戻し機構が動作する。

データ・キヤツシユは８バイト二重ワード
のどこにでもバイトを挿入できる、入力バイ
トマルチプレクサ４８（第２．１図を参照の
こと）を備えている。ミスがあるとこのマル
チプレクサがセツトアツプされて、CPUか
らのデータを主記憶装置によつて返送された
取出しデータに組合わせる。この記憶の目的
物は、主記憶装置によつて返送されるライ
ン・データの最初の二重ワードに含まれるの
で、CPUデータの組合わせは４つの二重ワ
ードのうちの最初のものがキヤツシユに記憶
されたときしか起こらない。後の３つの二重
ワードおよびCPUによつて選択されなかつ
た最初の二重ワードのすべてのバイトは、入
力マルチプレクサによつて主記憶装置取出し
データ経路に切り換えられる。４つの二重ワ
ード記憶中にすべてのバイト書込みゲートは
ターンオンされ、１つのサブセツトが選択さ
れる。従つてこの記憶によつて変更されるバ
イトは専ら入力マルチプレクサとサブセツト
選択によつて制御される。

記憶ミス（または無効ヒツト）に続いて置
換ラインがその記憶を受取つた場合に変更ビ
ツトがターンオンされる点を除いては、命令
キヤツシユ取出しやデータ・キヤツシユ取出
しの場合と同様に、デイレクトリが更新され
る。

第７図はデータ・キヤツシユ記憶ハードウ
エア・プロシージヤをまとめたものである。

(k) キヤツシユ・ライン無効化 両方のキヤツシユに適用されるハードウエア
無効化操作順序の流れ図は、第１２図にみら
れ、第８図にまとめられている。

（第２．１図および第２．２図に示す）命令
キヤツシユ制御ハードウエアは、プロセツサか
らの１つのキヤツシユ管理命令に応答するよう
に設計されている。この命令は、命令キヤツシ
ユ・ライン無効化（INICL）と呼ばれ、その目
的はデイレクトリの有効ビツトを目的アドレス
によつて識別されるラインに対してゼロにセツ
トすることである。命令が主記憶装置中で変更
された場合、更新された情報を求めてキヤツシ
ユが主記憶装置にアクセスするように、ライン
を無効化しなければならない。データ・キヤツ
シユは、同じやり方でデータ・キヤツシユ・ラ
イン無効化（INDCI）キヤツシユ管理命令に
応答する。この管理命令に関係するのはデイレ
クトリだけなので、キヤツシユ・アレイはアク
セスされない。

目的アドレスは、キヤツシユ・サブセツトＡ
またはＢのどちらかに存在し得るが、両方に存
在することはない、単一ラインのみを識別する
ことに注意すべきである。従つて、目的アドレ
スに対するデイレクトリ項目の２つの有効ビツ
トのうちの１つのみが影響を受ける。すなわ
ち、VaまたはVbが影響を受ける。

無効化命令は、プログラムがキヤツシユ中の
ラインを主記憶装置からの最も最近のバージヨ
ンで置換できるようにする。LRUビツトは、
ハードウエアによつて無効化ラインを含むサブ
セツトを指すように強いられ、従つて、置換ラ
インがそのキヤツシユ位置に入る。

目的物のページ・アドレス・サブフイールド
が、キヤツシユ・サブセツトＡとＢのいずれに
関するデイレクトリにも存在しないことがあり
得る。これは、キヤツシユ・ミスとして定義さ
れ、ハードウエア・プロシージヤによつて扱わ
れなければならない。どぢらかの（データまた
は命令）キヤツシユ・ライン無効化命令の場
合、ミスは、有効ビツトを変更する必要をなく
し、ハードウエアは単に何もしないだけであ
る。

第８図は、INICLおよびINDCLハートウエ
ア操作順序をまとめたものである。

(l) データ・キヤツシユ・ライン・ロード データ・キヤツシユ・ライン・ロード
（LDCL）キヤツシユ管理命令の流れ図は、第
１６図にみることができ、第９図にまとめられ
ている。この命令の目的は、単に、あるライン
がキヤツシユ中にまだない場合には、それを主
記憶装置からキヤツシユにロードすることであ
る。

(l‐1) ヒツト そのラインがすでにキヤツシユ中にあり有
効な場合、ロードは起こらず、デイレクトリ
のLRUビツトが逆のサブセツトに切替えら
れる。

(l‐2) ミスまたは無効ヒツト ミスないし無効ヒツトの場合、この命令は
データ・キヤツシユ取出しについて先に述べ
たのと同様の挙動を示す。不在ラインに対す
る取出し要求が、主記憶装置に転送される。
ミスがあり、置換すべきラインが有効でかつ
変更済みである場合、最初に書戻しが起こ
る。主記憶装置から返送されたラインはキヤ
ツシユ中にロードされるが、データがCPU
にバイパスされることはない。新しいライン
のロードに続いて、記憶されたサブセツトに
対する有効ビツトが「オン」に（すなわち
「０」に）セツトされ、LRUビツトが逆のサ
ブセツトに切替えられる。新しいラインがミ
スのためにロードされた場合、デイレクトリ
も新しいラインのページ・アドレスで更新さ
れる。

第９図は、データ・キヤツシユ・ライン・
ロードのハードウエア・プロシージヤをまと
めたものである。

(m) データ・キヤツシユ・ライン・セツト データ・キヤツシユ・ライン・セツト
（SETDCL）キヤツシユ管理命令は、第１７図
にみることができ、第１０図にまとめられてい
る。この命令の目的は、ラインに対するデイレ
クトリ項目がまだそこにない場合、それを確立
することであり、そのラインを主記憶装置から
キヤツシユ中にロードすることではない。これ
は、ラインをその後の記憶によつて変更すべき
場合に、主記憶装置からの不必要な取出しを防
止するために使用できる。

(m‐1) ヒツト ラインがキヤツシユ中に既に存在する場
合、有効ビツトを「オン」にセツトし、変更
ビツトを「オフ」にセツトすることによつ
て、そのデイレクトリ項目が更新される。

(m‐2) ミス ミスのとき、現在存在するラインが有効で
かつ変更済みである場合、この命令は書戻し
を強いる。（書戻しを伴うまたは伴わない）
ミスに続いて、デイレクトリは新しい目的ペ
ージ・アドレスで更新され、有効ビツトがオ
ンにセツトされ、変更ビツトはオフにセツト
され、LRUビツトは逆のサブセツトに切替
えられる。書戻しが必要でない限り、データ
転送は起こらない。

第１０図はデータ・キヤツシユ・ライン・
セツトのハードウエア操作順序をまとめたも
のである。

(n) データ・キヤツシユ・ライン記憶 データ・キヤツシユ・ライン記憶
（STDCL）キヤツシユ管理命令の流れ図は、
第１８図に詳しくみることができ、第１１図に
まとめられている。この命令の目的は、有効で
かつ変更済みであるラインを書戻させて、主記
憶装置がラインの最近のバージヨンを反映する
ようにすることである。明らかなように、デー
タ・キヤツシユ・ラインのこの記憶は、正常な
「取出し」または「記憶」操作の結果ではない。

(n‐1) ヒツト ラインがキヤツシユ中にあり、有効でかつ
変更済みである場合、書戻しが起こり、変更
ビツトをオフにすることによつてデイレクト
リは更新される。ラインは将来使用できるよ
うになおキヤツシユに保持される。

(n‐2) ミスまたは無効ヒツト ラインがキキヤツシユ中にない場合、また
はキヤツシユ中に存在するが有効でないかま
たは変更済みでない場合、ハードウアは書戻
しを実施せず、プロシージヤから出る。

この命令は、主記憶装置に書戻されるライ
ンが、次の入出力命令または命令キヤツシ
ユ・ミスに使用できる時間には完了できない
ことに注意すること。この命令の特別の同期
バージヨンがこの目的に使用できるが、それ
ついては後述する。

第１１図は、データ・キヤツシユ・ライン
記憶ハードウエア操作順序をまとめたもので
ある。

(o) データ・キヤツシユ・ライン記憶・同期化 この命令（STSDCL）は、キヤツシユ中で
上述のデータ・キヤツシユ・ライン記憶
（STDCL）と全く同様に動作する。しかし、
プロセツサは、命令ストリームに進む前に、こ
の命令が完了するまで待つ。従つて、この命令
の実行後に起こる入出力活動または命令キヤツ
シユ活動は主記憶装置で利用可能なラインの最
新バージヨンをもつことになる。

結論 以上要約すると、ここで開示したキヤツシユ・
サブシステム・アーキテクチヤは、記憶装置への
参照によつて生じるCPU遊休時間を最小限に抑
えることができるので、ユニークである。多数の
特殊なキヤツシユ管理命令とキヤツシユ・デイレ
クトリ中のいくつかの特別な制御ビツトとを独特
のやり方で使用してかかる主記憶装置への参照を
最小限にすることができるのが新規な点である。

これらのキヤツシユ管理命令およびデイレクト
リ制御ビツトは、ソフトウエアがキヤツシユ・サ
ブシステムの内容と主記憶装置の内容の関係を制
御できるようにする。この能力のため、有効キヤ
ツシユ・ヒツト率が改善され、それによつてシス
テムがより低速の主記憶装置を不必要に参照する
ことを避けることができる。

その上、このキヤツシユ・サブシステムのアー
キテクチヤは、主記憶装置への参照が避けられな
い場合にアクセス時間を改善できる点が新規であ
る。この能力は、命令とデータに対して、独立に
オーバーラツプして、主記憶にアクセスできる別
個のキヤツシユを使用するという独特のやり方お
よび主記憶装置からCPUへの目的情報の流れを
スピードアツプするためのキヤツシユ・バイパス
機構の使用によつて生じたものである。

命令取出しを記憶階層中でデータ取出しとは独
立に進行させることが可能なこと、CPUから主
記憶装置への自動的「ストア・スルー」を禁止し
たこと、およびキヤツシユ・ハードウエアによつ
て処理される特別のキヤツシユ管理命令のソフト
ウエアを使用することがあいまつて、ハードウエ
アとソフトウエアの機能が新規なやり方で調和し
て相互作用できうにすることによつて、システム
のパフオーマンスが改善される。