JPH04254766A - エンベロープ検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばＦＭ波、ＡＭ
波、ディジタル変調波あるいは位相変調波などの電気信
号のエンベロープ検出回路に関するものである。

【０００２】

【従来の技術】図４は例えば特開平２−１５６１６４号
公報に示された従来のエンベロープ検出回路を示す構成
図である。図において、１はエンベロープ検出されるべ
き信号が入力される信号入力端子、２は信号入力端子１
に入力される信号を増幅する小信号増幅器、３は小信号
増幅器２の出力信号を全波整流する全波整流回路、４は
全波整流された信号を平滑する平滑コンデンサ、５は平
滑された信号を電圧−電流変換する第１のＶ−Ｉ変換器
、６は平滑コンデンサ４によって平滑された信号の交流
成分のみを通過させる結合コンデンサ、７は結合コンデ
ンサ６を通過した交流成分を電圧−電流変換する第２の
Ｖ−Ｉ変換器である。第２のＶ−Ｉ変換器７は、第１の
Ｖ−Ｉ変換器５に対して符号が反対の電流に変換するよ
うになっている。８は第１のＶ−Ｉ変換器５及び第２の
Ｖ−Ｉ変換器７の出力電流の和を電流−電圧変換するＩ
−Ｖ変換器である。Ｉ−Ｖ変換器８の出力は、エンベロ
ープ検出信号になっており、エンベロープ検出信号出力
端子９から出力される。

【０００３】次に、図４に示した従来のエンベロープ検
出回路の動作について、図５の波形図を参照しながら説
明する。図５において、（ａ）は入力信号波形、（ｂ）
は全波整流波形、（ｃ）は第１のＶ−Ｉ変換電流波形、
（ｄ）は第２のＶ−Ｉ変換電流波形、（ｅ）は電流和信
号をそれぞれ示す。先ず、信号入力端子１に、図示しな
い外部機器から図５（ａ）に示したようなエンベロープ
検出されるべき信号が入力される。この入力信号は、小
信号増幅器２で増幅され、さらに全波整流回路３で全波
整流されて、図５（ｂ）に示した信号になる。この全波
整流信号は平滑コンデンサ４によって交流成分が平滑さ
れ、さらに第１のＶ−Ｉ変換器５によって電流に変換さ
れて図５（ｃ）に示した信号となる。

【０００４】一方、平滑コンデンサ４によって平滑され
た信号は、結合コンデンサ６にも入力され、交流成分の
みが取り出される。この交流成分は第２のＶ−Ｉ変換器
７に入力され、電流に変換されて図５（ｄ）に示した信
号になる。このとき、前述のように、第１のＶ−Ｉ変換
器５及び第２のＶ−Ｉ変換器７は符号が互いに逆の電流
に変換するため、図５（ｃ）及び（ｄ）に示した信号の
交流成分は、互いに逆相になっている。続いて、Ｉ−Ｖ
変換器８に、図５（ｃ）に示した第１のＶ−Ｉ変換器５
の出力と、図５（ｄ）に示した第２のＶ−Ｉ変換器７の
出力との和を示す電流信号が入力される。この和信号は
、交流成分が互いに打ち消し合うため、図５（ｅ）に示
した信号になる。さらに、この和信号はＩ−Ｖ変換器８
によって電圧信号に変換され、エンベロープ検出信号出
力端子９からエンベロープ検出信号として出力される。 なお、平滑コンデンサ４及び結合コンデンサ６の容量は
、交流成分に応じて選択されており、また各Ｖ−Ｉ変換
器の変換率や入出力レベル変化率は一致するように設定
されている。

【０００５】

【発明が解決しようとする課題】従来のエンベロープ検
出回路は以上のように構成されているので、エンベロー
プ検出されるべき入力信号に含まれる交流成分に応じて
、平滑コンデンサ４及び結合コンデンサ６の容量を選択
する必要があり、また第１のＶ−Ｉ変換器５及び第２の
Ｖ−Ｉ変換器７の変換率や入出力レベル変化率を一致さ
せる必要もあるという問題点があった。

【０００６】この発明は上記のような問題点を解決する
ためになされたもので、エンベロープ検出されるべき入
力信号に含まれる交流成分が変化しても、エンベロープ
検出回路内の部品を変更せずに動作条件を変更するだけ
で済むエンベロープ検出回路を得ることを目的とする。

【０００７】

【課題を解決するための手段】この発明に係るエンベロ
ープ検出回路は、エンベロープ検出されるべき入力信号
を逐次ディジタル信号に変換するＡ／Ｄ変換器と、ディ
ジタル信号の上位ｎビットの記憶及び出力を行う第１の
ラッチと、ディジタル信号の上位ｎビットと第１のラッ
チに記憶されている前回のｎビットのディジタル値とを
比較するとともに比較結果信号を出力する比較器と、デ
ィジタル信号の全ビットの記憶及び出力を行うとともに
比較結果信号に応じて比較器により比較されるデータが
異なっているときだけ記憶されたディジタル値を変化さ
せる第２のラッチと、第２のラッチから出力されるディ
ジタル値をアナログ信号に変換するＤ／Ａ変換器とを備
えたものである。

【０００８】

【作用】この発明においては、入力信号を逐次ディジタ
ル信号に変換し、上位ｎビットの今回及び前回のディジ
タル値を比較し、その差が入力信号に含まれる交流成分
以上に変化しているときだけエンベロープ検出信号を変
化させることにより、入力信号に含まれている直流成分
をそのままに保ちながら交流成分を消去する。

【０００９】

【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例を示す回路ブロック図
であり、１、９は前述と同様のものである。１０は信号
入力端子１からの入力信号をディジタル値に変換する、
例えば６ビットのＡ／Ｄ変換器であり、入力信号の入力
端子ＩＮと、クロック信号の入力端子Ｓと、ディジタル
信号を出力する出力端子Ｄ０〜Ｄ５とを有している。１
１はクロック信号すなわちタイミング信号に応答して、
Ａ／Ｄ変換器１０から出力されるディジタル信号の上位
４ビットを記憶するとともに、これを出力端子Ｑ０〜Ｑ
３から出力する第１のラッチであり、出力端子Ｑ０〜Ｑ
３の他に、入力端子Ｄ０〜Ｄ３、タイミング信号の入力
端子Ｔ及びリセット信号の入力端子Ｒを有している。１
２はＡ／Ｄ変換器１０から出力されるディジタル信号の
上位４ビットと第１のラッチ１１から出力される前回の
４ビットのディジタル値とを比較するとともに、比較結
果信号Ｓ１及びＳ２を比較結果信号端子（＞）及び（＜
）から出力する比較器であり、比較結果信号端子（＞）
及び（＜）の他に、入力端子Ａ０〜Ａ３及びＢ０〜Ｂ３
を有している。 １３は比較結果信号Ｓ１及びＳ２の論理和をとるオアゲ
ートである。

【００１０】１４はＡ／Ｄ変換器１０の変換タイミング
を取るとともに第１のラッチ１１のラッチ及びデータ出
力タイミングを取るため等に使用されるクロック信号が
入力されるクロック信号入力端子、１５はクロック信号
とオアゲート１３の出力信号との論理積を取るアンドゲ
ートである。１６はＡ／Ｄ変換器１０から出力されるデ
ィジタル信号の全６ビットを記憶するとともに、このデ
ィジタル値を出力端子Ｑ０〜Ｑ５から出力する第２のラ
ッチであり、出力端子Ｑ０〜Ｑ５の他に、入力端子Ｄ０
〜Ｄ５、タイミング信号の入力端子Ｔ及びリセット信号
の入力端子Ｒを有している。第２のラッチ１６の入力端
子Ｔにはアンドゲート１５の出力信号が入力され、この
タイミングで第２のラッチ１６は記憶されたディジタル
値を変化させるようになっている。１７は第２のラッチ
１６から出力されるディジタル値をアナログ信号に変換
するＤ／Ａ変換器であり、ディジタル値の入力端子Ｄ０
〜Ｄ５と、アナログ信号の出力端子ＯＵＴとを有してい
る。１８は第１のラッチ１１及び第２のラッチ１６の記
憶データの初期化を行うリセット信号が入力されるリセ
ット信号入力端子である。なお図１では、回路動作に必
要な動作用電源や電源接続回路は省略してある。

【００１１】次に、図１に示したこの発明の一実施例の
動作について、図２の波形図及び図３のタイミングチャ
ートを参照しながら説明する。先ず、図示しない外部機
器から生成されたリセット信号は、リセット信号入力端
子１８を介して、第１のラッチ１１及び第２のラッチ１
６の各入力端子Ｒに入力され、これにより、第１のラッ
チ１１及び第２のラッチ１６はリセットされ、記憶デー
タは全て消去される。また、図示しない外部機器から生
成されたクロック信号は、クロック信号入力端子１４を
介して、Ａ／Ｄ変換器１０の入力端子Ｓ、第１のラッチ
１１の入力端子Ｔ及びアンドゲート１５の一方の入力端
子にそれぞれ入力される。このクロック信号は、エンベ
ロープ検出されるべき入力信号に応じて、適当な周波数
のものが選択されている。

【００１２】いま、図２（ａ）のような入力信号が、信
号入力端子１を介してＡ／Ｄ変換器１０の入力端子ＩＮ
に入力されるものとする。Ａ／Ｄ変換器１０は、図３の
ようにクロック信号がＬレベルからＨレベルに変化する
とき（時刻ｔ１、時刻ｔ２、．．．）に、入力信号のＡ
／Ｄ変換を行い、変換後のディジタル信号を出力端子Ｄ
０〜Ｄ５から出力する。時刻ｔ１にＡ／Ｄ変換されたデ
ィジタル信号の上位４ビット（データ１とする）は、比
較器１２の入力端子Ａ０〜Ａ３に入力されるとともに、
第１のラッチ１１の入力端子Ｄ０〜Ｄ３にも入力される
。

【００１３】時刻ｔ１以降、一旦ＨレベルからＬレベル
に変化したクロック信号がＬレベルからＨレベルに変化
する時刻２に、再びＡ／Ｄ変換器１０は、入力信号をデ
ィジタル信号に変換し、このディジタル信号の上位４ビ
ット（データ２とする）は比較器１２の入力端子Ａ０〜
Ａ３及び第１のラッチ１１の入力端子Ｄ０〜Ｄ３に入力
される。ここで、Ａ／Ｄ変換には少々時間がかかるため
、第１のラッチ１１の入力端子Ｄ０〜Ｄ３に入力される
データは、時刻ｔ２より少々遅れてデータ１からデータ
２に変化する。このため、時刻ｔ２に第１のラッチ１１
の入力端子Ｄ０〜Ｄ３に入力されているデータはデータ
１であるから、時刻ｔ２におけるクロック信号のＨレベ
ルへの変化を受けて、第１のラッチ１１は、データ１を
出力端子Ｑ０〜Ｑ３から比較器１２の入力端子Ｂ０〜Ｂ
３に出力する。従って、比較器１２は、入力端子Ａ０〜
Ａ３に入力されるデータ２と入力端子Ｂ０〜Ｂ３に入力
されるデータ１との比較を行うことになる。

【００１４】これらのデータが異なっているときは、時
刻ｔ１及びｔ２に、Ａ／Ｄ変換器１０によってＡ／Ｄ変
換されたディジタル信号の上位４ビットが異なっている
とき（すなわち、入力信号が比較的大きく変化している
とき）である。このとき、比較器１２は比較結果信号端
子（＞）または（＜）からＨレベルの比較結果信号Ｓ１
、Ｓ２を出力し、これにより、オアゲート１３は、Ｈレ
ベルの信号を出力する。また、クロック信号は既にＨレ
ベルになっているので、アンドゲート１５の出力はＨレ
ベルに変化する。従って、アンドゲート１５の出力信号
が入力端子Ｔから入力する第２のラッチ１６は、入力端
子Ｄ０〜Ｄ５に入力されているデータ、すなわち時刻ｔ
２にＡ／Ｄ変換された（すなわち、上位４ビットがデー
タ２と同一である）ディジタル信号を記憶し、出力端子
Ｑ０〜Ｑ５から出力する。このディジタル信号はＤ／Ａ
変換器１７によってアナログ信号に変換され、出力端子
ＯＵＴからエンベロープ検出信号として出力される。

【００１５】一方、比較器１２によって比較されるデー
タ１及びデータ２が同じであるときは、時刻ｔ１及びｔ
２に、Ａ／Ｄ変換器１０によってＡ／Ｄ変換されたディ
ジタル信号の上位４ビットが同じであるとき（すなわち
、入力信号が比較的小さな変化しかしていないとき）で
ある。このときには、比較結果信号端子（＞）及び（＜
）からＨレベルの比較結果信号Ｓ１、Ｓ２は出力されず
、オアゲート１３の出力信号はＬレベルになる。このた
め、アンドゲート１５の出力信号はＬレベルとなり、第
２のラッチ１６の記憶データは変化せず、Ｄ／Ａ変換器
１７から出力されるエンベロープ検出信号も変化しない
。

【００１６】以後、同様の過程が繰り返される。このと
き、Ａ／Ｄ変換器１０の下位２ビットを入力信号の交流
成分の変化量に相当するように設定すれば、交流成分は
無視され、エンベロープ検出信号出力端子９からは図２
（ｂ）に示したエンベロープ検出信号が出力されること
になる。

【００１７】尚、上記実施例ではＡ／Ｄ変換器１０を６
ビットとし、このうち上位４ビットを比較器１２によっ
て比較するようにしたが、エンベロープ検出信号の精度
及び分解能や入力信号の交流成分の大きさに応じて、Ａ
／Ｄ変換器１０のビット数や比較器１２によって比較さ
れるビット数を変えてもよい。また、エンベロープ検出
信号を、Ｄ／Ａ変換器１７によって変換されるアナログ
信号としたが、Ｄ／Ａ変換される前のディジタル信号の
ままでコンピュータ等に入力し、このコンピュータによ
って制御可能な別のＤ／Ａ変換器に出力したり、波形処
理をした後にグラフ表示をしたりしてもよい。

【００１８】

【発明の効果】以上のようにこの発明によれば、入力信
号を逐次ディジタル信号に変換するＡ／Ｄ変換器と、デ
ィジタル信号の上位ｎビットの記憶及び出力を行う第１
のラッチと、ディジタル信号の上位ｎビットと第１のラ
ッチに記憶されている前回のｎビットのディジタル値と
を比較するとともに比較結果信号を出力する比較器と、
ディジタル信号の全ビットの記憶及び出力を行うととも
に比較結果信号に応じて記憶されたディジタル値を変化
させる第２のラッチと、第２のラッチから出力されるデ
ィジタル値をアナログ信号に変換するＤ／Ａ変換器とを
備え、入力信号を逐次ディジタル信号に変換し、上位ｎ
ビットの今回及び前回のディジタル値を比較し、その差
が入力信号に含まれる交流成分以上に変化しているとき
だけエンベロープ検出信号を変化させることにより、入
力信号に含まれている直流成分をそのままに保ちながら
交流成分を消去するようにしたので、入力信号に含まれ
る交流成分が変化しても、エンベロープ検出回路内の部
品を変更せずに、クロック信号の周波数や比較するビッ
ト数を変更するだけで済むエンベロープ検出回路が得ら
れる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例を示す回路ブロック図であ
る。

【図２】この発明の一実施例の動作を説明するための波
形図である。

【図３】この発明の一実施例の動作を説明するためのタ
イミングチャートである。

【図４】従来のエンベロープ検出回路を示す構成図であ
る。

【図５】従来のエンベロープ検出回路における各信号を
示す波形図である。

【符号の説明】

１０　　　　Ａ／Ｄ変換器 １１　　　　第１のラッチ １２　　　　比較器 １６　　　　第２のラッチ １７　　　　Ｄ／Ａ変換器 Ｓ１、Ｓ２　　　　比較結果信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　エンベロープ検出されるべき入力信号
   を逐次ディジタル信号に変換するＡ／Ｄ変換器と、前記
   ディジタル信号の上位ｎビットの記憶及び出力を行う第
   １のラッチと、前記ディジタル信号の上位ｎビットと前
   記第１のラッチに記憶されている前回のｎビットのディ
   ジタル値とを比較するとともに比較結果信号を出力する
   比較器と、前記ディジタル信号の全ビットの記憶及び出
   力を行うとともに前記比較結果信号に応じて前記比較器
   により比較されるデータが異なっているときだけ記憶さ
   れたディジタル値を変化させる第２のラッチと、前記第
   ２のラッチから出力されるディジタル値をアナログ信号
   に変換するＤ／Ａ変換器とを備えたエンベロープ検出回
   路。