JPH04255034A - インサーキットエミュレータ - Google Patents
インサーキットエミュレータInfo
- Publication number
- JPH04255034A JPH04255034A JP3016241A JP1624191A JPH04255034A JP H04255034 A JPH04255034 A JP H04255034A JP 3016241 A JP3016241 A JP 3016241A JP 1624191 A JP1624191 A JP 1624191A JP H04255034 A JPH04255034 A JP H04255034A
- Authority
- JP
- Japan
- Prior art keywords
- clock abnormality
- circuit
- clock
- emulator
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はインサーキットエミュレ
ータに関し、特にターゲットシステムのクロック異常時
に対応して、システム復帰用として用いられるインサー
キットエミュレータに関する。
ータに関し、特にターゲットシステムのクロック異常時
に対応して、システム復帰用として用いられるインサー
キットエミュレータに関する。
【０００２】
【従来の技術】従来のインサーキットエミュレータのブ
ロック図を図３に示す。図３に示されるように、従来の
インサーキットエミュレータ７は、ターゲットシステム
１１に対応して、インサーキットエミュレータ全体の制
御用として用いられるエミュレータ制御部８、エミュレ
ーションＣＰＵ９およびクロック異常検出回路１０を備
えて構成されている。また、図４は、この従来例におけ
る、エミュレータ制御部８の動作に対応するフローチャ
ートである。
ロック図を図３に示す。図３に示されるように、従来の
インサーキットエミュレータ７は、ターゲットシステム
１１に対応して、インサーキットエミュレータ全体の制
御用として用いられるエミュレータ制御部８、エミュレ
ーションＣＰＵ９およびクロック異常検出回路１０を備
えて構成されている。また、図４は、この従来例におけ
る、エミュレータ制御部８の動作に対応するフローチャ
ートである。
【０００３】図３において、エミュレーションＣＰＵ９
が、ターゲットシステム１１のプログラムに従って動作
していない状態（以下、ブレーク状態と云う）において
は、エミュレータ制御部８の制御作用により、ターゲッ
トシステム１１のメモリ読出しなど、必要に応じてエミ
ュレーションＣＰＵ９の動作が操作され（ステップ２０
３）、ターゲットシステム１１に対する制御が行われる
。
が、ターゲットシステム１１のプログラムに従って動作
していない状態（以下、ブレーク状態と云う）において
は、エミュレータ制御部８の制御作用により、ターゲッ
トシステム１１のメモリ読出しなど、必要に応じてエミ
ュレーションＣＰＵ９の動作が操作され（ステップ２０
３）、ターゲットシステム１１に対する制御が行われる
。
【０００４】また、クロック異常検出回路１０に対して
は、ターゲットシステム１１のクロックが予め引込まれ
て監視されており、このクロックの振幅および周期が、
所定の基準値外にはずれると、クロック異常検出回路１
０においては、当該クロックの異常として検出され、ク
ロック異常信号が出力されてエミュレータ制御部８に送
られる。従って、ターゲットシステム１１における動作
状態チェックなどが、必要に応じてエミュレータ制御部
８に読込まれる。
は、ターゲットシステム１１のクロックが予め引込まれ
て監視されており、このクロックの振幅および周期が、
所定の基準値外にはずれると、クロック異常検出回路１
０においては、当該クロックの異常として検出され、ク
ロック異常信号が出力されてエミュレータ制御部８に送
られる。従って、ターゲットシステム１１における動作
状態チェックなどが、必要に応じてエミュレータ制御部
８に読込まれる。
【０００５】なお、エミュレーションＣＰＵ操作（ステ
ップ２０３）については、ターゲットシステム１１が正
常に動作していない場合には、エミュレーションＣＰＵ
操作が正しく動作しないため、クロック異常信号を読出
して（ステップ２０１）、異常信号をチェックし（ステ
ップ２０２）、異常ありの場合には、ダーゲットシステ
ム１１に関する異常報告（ステップ２０４）などの回避
処理が行われる。
ップ２０３）については、ターゲットシステム１１が正
常に動作していない場合には、エミュレーションＣＰＵ
操作が正しく動作しないため、クロック異常信号を読出
して（ステップ２０１）、異常信号をチェックし（ステ
ップ２０２）、異常ありの場合には、ダーゲットシステ
ム１１に関する異常報告（ステップ２０４）などの回避
処理が行われる。
【０００６】
【発明が解決しようとする課題】上述した従来のインサ
ーキットエミュレータにおいては、エミュレーションＣ
ＰＵ９が、ターゲットシステム１１のプログラムに従っ
て動作していないブレーク状態において、ターゲットシ
ステムの電源を切ったり入れたりした場合には、ターゲ
ットシステム１１の電源とクロック異常検出回路１０と
を接続するターゲットプローブに雑音または誤信号が介
入し、このために、エミュレーションＣＰＵ９が暴走状
態となり、たとえ、ダーゲットシステム１１が正常動作
状態にあっても、エミュレータ制御部８によるエミュレ
ーションＣＰＵ９に対する操作制御が不可能となり、エ
ミュレーションＣＰＵ９自体の正常動作をも保持するこ
とができないという欠点がある。
ーキットエミュレータにおいては、エミュレーションＣ
ＰＵ９が、ターゲットシステム１１のプログラムに従っ
て動作していないブレーク状態において、ターゲットシ
ステムの電源を切ったり入れたりした場合には、ターゲ
ットシステム１１の電源とクロック異常検出回路１０と
を接続するターゲットプローブに雑音または誤信号が介
入し、このために、エミュレーションＣＰＵ９が暴走状
態となり、たとえ、ダーゲットシステム１１が正常動作
状態にあっても、エミュレータ制御部８によるエミュレ
ーションＣＰＵ９に対する操作制御が不可能となり、エ
ミュレーションＣＰＵ９自体の正常動作をも保持するこ
とができないという欠点がある。
【０００７】
【課題を解決するための手段】本発明のインサーキット
エミュレータは、被デバッグ装置のクロック異常を検出
して、所定のクロック異常信号を出力するクロック異常
検出回路と、前記クロック異常信号を入力して、当該ク
ロック異常信号をクロック異常データとして保持するク
ロック異常信号保持回路と、前記被デバッグ装置の動作
を制御するエミュレーションＣＰＵと、前記クロック異
常検出回路、クロック異常信号保持回路およびエミュレ
ーションＣＰＵ等の動作を制御するエミュレーション制
御部と、を備えて構成される。
エミュレータは、被デバッグ装置のクロック異常を検出
して、所定のクロック異常信号を出力するクロック異常
検出回路と、前記クロック異常信号を入力して、当該ク
ロック異常信号をクロック異常データとして保持するク
ロック異常信号保持回路と、前記被デバッグ装置の動作
を制御するエミュレーションＣＰＵと、前記クロック異
常検出回路、クロック異常信号保持回路およびエミュレ
ーションＣＰＵ等の動作を制御するエミュレーション制
御部と、を備えて構成される。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例のインサーキ
ットエミュレータ１は、ターゲットシステム６に対応し
て、インサーキットエミュレータ全体の制御用として用
いられるエミュレータ制御部２と、エミュレーションＣ
ＰＵ３と、クロック異常信号保持回路４と、クロック異
常検出回路５とを備えて構成されている。また、図２は
、この従来例における、エミュレータ制御部２の動作に
対応するフローチャートである。
である。図１に示されるように、本実施例のインサーキ
ットエミュレータ１は、ターゲットシステム６に対応し
て、インサーキットエミュレータ全体の制御用として用
いられるエミュレータ制御部２と、エミュレーションＣ
ＰＵ３と、クロック異常信号保持回路４と、クロック異
常検出回路５とを備えて構成されている。また、図２は
、この従来例における、エミュレータ制御部２の動作に
対応するフローチャートである。
【００１０】図１において明らかのように、本実施例に
おいては、従来のインサーキッエミュレータに対して、
新たにクロック異常信号保持回路４が設けられており、
このことが本発明の特徴となっている。従来例の場合と
同様に、クロック異常検出回路５により、ターゲットシ
ステム６のクロックの振幅および周期は常時監視されて
おり、当該クロックの振幅または周期が、所定の基準値
外にはずれると、クロック異常検出回路５からはクロッ
ク異常信号が出力され、エミュレータ制御部２とクロッ
ク異常信号保持回路４に送られる。クロック異常信号保
持回路４においては、一度でもクロック異常信号が入力
されると、そのクロック異常信号はクロック異常保持デ
ータとして保持される。このクロック異常信号保持回路
４によるクロック異常信号の保持機能により、エミュレ
ータ制御部２による制御作用を介して、エミュレーショ
ンＣＰＵ３の操作以外の処理が行われている場合におい
ても、ターゲットシステム６におけるクロック異常状態
の有無が明確な形において保持されており、エミュレー
ションＣＰＵ３の操作の処理段階におけるチェックが可
能となる。
おいては、従来のインサーキッエミュレータに対して、
新たにクロック異常信号保持回路４が設けられており、
このことが本発明の特徴となっている。従来例の場合と
同様に、クロック異常検出回路５により、ターゲットシ
ステム６のクロックの振幅および周期は常時監視されて
おり、当該クロックの振幅または周期が、所定の基準値
外にはずれると、クロック異常検出回路５からはクロッ
ク異常信号が出力され、エミュレータ制御部２とクロッ
ク異常信号保持回路４に送られる。クロック異常信号保
持回路４においては、一度でもクロック異常信号が入力
されると、そのクロック異常信号はクロック異常保持デ
ータとして保持される。このクロック異常信号保持回路
４によるクロック異常信号の保持機能により、エミュレ
ータ制御部２による制御作用を介して、エミュレーショ
ンＣＰＵ３の操作以外の処理が行われている場合におい
ても、ターゲットシステム６におけるクロック異常状態
の有無が明確な形において保持されており、エミュレー
ションＣＰＵ３の操作の処理段階におけるチェックが可
能となる。
【００１１】次に、図２に示されるエミュレータ制御部
２の動作フローチャートについて説明する。図２より明
らかなように、従来例の場合と異なり、エミュレーショ
ンＣＰＵ３の操作の処理（ステップ１０７）の前処理が
付加されている。
２の動作フローチャートについて説明する。図２より明
らかなように、従来例の場合と異なり、エミュレーショ
ンＣＰＵ３の操作の処理（ステップ１０７）の前処理が
付加されている。
【００１２】まず、クロック異常信号保持回路４からは
クロック異常保持データが読出され（ステップ１０３）
、ターゲットシステム６のクロック異常の有無がチェッ
クされて（ステップ１０４）、異常がある場合には、エ
ミュレーションＣＰＵ３の初期化要求が出され、エミュ
レーションＣＰＵ３の初期化が行われる（ステップ１０
５）。また、次回のクロック異常時に対応するクロック
異常信号を保持するための準備として、既にクロック異
常信号保持回路４に保持されている前回のクロック異常
データをクリアするための信号をクロック異常信号保持
回路４に送出して、クロック異常信号保持回路４の電圧
異常データをクリアする（ステップ１０６）。これらの
一連の処理終了後において、エミュレーションＣＰＵ３
の操作処理が行われる（ステップ１０７）。なお、ステ
ップ１０２において異常ありの場合には、ダーゲットシ
ステム１１に関する異常報告（ステップ１０８）などの
回避処理が行われる。
クロック異常保持データが読出され（ステップ１０３）
、ターゲットシステム６のクロック異常の有無がチェッ
クされて（ステップ１０４）、異常がある場合には、エ
ミュレーションＣＰＵ３の初期化要求が出され、エミュ
レーションＣＰＵ３の初期化が行われる（ステップ１０
５）。また、次回のクロック異常時に対応するクロック
異常信号を保持するための準備として、既にクロック異
常信号保持回路４に保持されている前回のクロック異常
データをクリアするための信号をクロック異常信号保持
回路４に送出して、クロック異常信号保持回路４の電圧
異常データをクリアする（ステップ１０６）。これらの
一連の処理終了後において、エミュレーションＣＰＵ３
の操作処理が行われる（ステップ１０７）。なお、ステ
ップ１０２において異常ありの場合には、ダーゲットシ
ステム１１に関する異常報告（ステップ１０８）などの
回避処理が行われる。
【００１３】
【発明の効果】以上説明したように、本発明は、被デバ
ッグ装置であるターゲットシステムの電源の切・断に起
因する、エミュレーションＣＰＵの暴走状態においても
、エミュレータ制御部による制御作用を介して、エミュ
レーションＣＰＵを正常に動作させることができるとい
う効果がある。
ッグ装置であるターゲットシステムの電源の切・断に起
因する、エミュレーションＣＰＵの暴走状態においても
、エミュレータ制御部による制御作用を介して、エミュ
レーションＣＰＵを正常に動作させることができるとい
う効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例のエミュレータ制御部の動作フローチ
ャートを示す図である。
ャートを示す図である。
【図３】従来例を示すブロック図である。
【図４】従来例のエミュレータ制御部の動作フローチャ
ートを示す図である。
ートを示す図である。
１，７ インサーキットエミュレータ２，８
エミュレータ制御部 ３，９ エミュレーションＣＰＵ４ クロ
ック異常信号保持回路 ５，１０ クロック異常検出回路６，１１
ターゲットシステム
エミュレータ制御部 ３，９ エミュレーションＣＰＵ４ クロ
ック異常信号保持回路 ５，１０ クロック異常検出回路６，１１
ターゲットシステム
Claims (1)
- 【請求項１】 被デバッグ装置のクロック異常を検出
して、所定のクロック異常信号を出力するクロック異常
検出回路と、前記クロック異常信号を入力して、当該ク
ロック異常信号をクロック異常データとして保持するク
ロック異常信号保持回路と、前記被デバッグ装置の動作
を制御するエミュレーションＣＰＵと、前記クロック異
常検出回路、クロック異常信号保持回路およびエミュレ
ーションＣＰＵ等の動作を制御するエミュレーション制
御部と、を備えることを特徴とするインサーキットエミ
ュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016241A JPH04255034A (ja) | 1991-02-07 | 1991-02-07 | インサーキットエミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016241A JPH04255034A (ja) | 1991-02-07 | 1991-02-07 | インサーキットエミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04255034A true JPH04255034A (ja) | 1992-09-10 |
Family
ID=11911062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3016241A Pending JPH04255034A (ja) | 1991-02-07 | 1991-02-07 | インサーキットエミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04255034A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62233854A (ja) * | 1986-04-03 | 1987-10-14 | Fuji Electric Co Ltd | プロセッサのクロック異常検出回路 |
| JPS63177227A (ja) * | 1987-01-19 | 1988-07-21 | Toshiba Corp | インサ−キツトエミユレ−シヨン装置 |
-
1991
- 1991-02-07 JP JP3016241A patent/JPH04255034A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62233854A (ja) * | 1986-04-03 | 1987-10-14 | Fuji Electric Co Ltd | プロセッサのクロック異常検出回路 |
| JPS63177227A (ja) * | 1987-01-19 | 1988-07-21 | Toshiba Corp | インサ−キツトエミユレ−シヨン装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970916 |