JPH0425580B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はコンピユータ用のメモリシステムに係
る。特に、本発明は、データフイールドと、各ワ
ードのデータエラーを検出するためのデータチエ
ツクフイールドとが設けられた半導体配列体を有
する形式のデータ編成式ランダムアクセスメモ
リ、読み取り−書き込みメモリ、又はリードオン
リメモリに係る。又、本発明は、半導体配列体以
外のメモリ配列体、例えば、コアメモリや、その
他の形式のビツト記憶手段にも利用できる。メモ
リワードは或る特定のコンピユータにおいては２
つ以上のデータワードを構成する。 本発明は、プロセツサモジユールが１つ以上の
メモリモジユールに組み合わされたような形式の
メモリシステムに利用できる。 本発明のメモリシステムは、データエラー、ア
ドレスエラー及び作動エラーを検出することがで
きる。 記憶データのエラーは、半導体メモリに記憶さ
れたデータワードに１つ以上のビツトが固着する
ことによつて生じ、このようなエラーは記憶ワー
ドのデータフイールドにデータチエツクフイール
ドを組合わせることによつて検出できる。データ
チエツクフイールドに組合わされたコードによつ
て色々な形式のエラーを検出することができる。
例えば、1980年10月14日付の米国特許第4228496
号（本発明と同じ譲受人に譲渡された）に開示さ
れたもののようなハミングコードでは、１ビツト
データエラーを全て検出及び修正することがで
き、２ビツトデータエラーを全て検出することが
でき、さして更に、３ビツト以上のデータビツト
に関する幾つかのエラーを検出することができ
る。 メモリシステムの全信頼性を高めるためには、
アドレスエラー及び記憶データのエラーを検出す
ることが望ましい。 同じ出力を２つ形成して比較するというような
簡単なやり方で自己チエツク式のメモリアドレス
デコーダを構成することが知られているが、これ
では、アドレスの量が増加するにつれて大きさや
コストが甚だしく増してしまう。従つて、20ビツ
トアドレスの場合には、２の20乗のデコーダ出力
があり、比較を行なうには本体２の18乗（約
262000）の集積回路が必要となる。更に、リアル
メインメモリでは、アドレスのデコードが多数の
レベルで行なわれ、即ち、先ず初めに、“モジユ
ール比較”が行なわれて多数の印刷回路（PC）
板のうちの１つが選択され、次いで“行デコー
ド”が行なわれてメモリ装置の１つのワードが選
択され、次いで内部Ｘ−Ｙデコーダでメモリ装置
内の個々のビツトセルが選択される。これは、メ
モリアドレスの自己チエツク作動を行なう際に更
に別の問題をもたらす。 公知技術では、適度な数の集積回路パツケージ
で充分なアドレスエラー検出を行なおうとする場
合に問題が生じる。 データエラーの検出及び／又は修正自体はメモ
リシステムの作動エラーを防止するものではな
い。例えば、バスに対する競合状態によつて不適
切な時間に書き込み指令が発せられたとすれば、
データフイールドの固着ビツトを検出するエラー
システムでは、誤つた作動指令によつて生じたメ
モリエラーに対して保護が与えられない。 メモリシステムに高い信頼性を与えるために
は、各メモリモジユールの作動がそれに組合わさ
れたプロセツサモジユールの作動と共に段々に進
むように確保することが望ましい。 本発明の主たる目的は、アドレスパリテイ情報
を各メモリ位置のデータチエツクフイールドへコ
ード化することによりアドレスエラーを検出する
ことである。 これに関連した本発明の目的は、アドレスエラ
ー検出用のアドレスを記憶する必要のないエンコ
ード技術によつてアドレスエラーを検出すること
である。 本発明の別の目的は、本質的に全く経費をかけ
ずにアドレスエラーの検出を行なえるように既存
のデータチエツクコード形成システムにアドレス
パリテイビツト法を含ませることにより、システ
ムレベルの信頼性を相当に、即ち10ないし100倍
も、高めることである。 本発明の更に別の目的は、全てのメモリモジユ
ールとプロセツサのメモリ制御器とが同じ指令を
受け取るようにすることである。 これに関連した本発明の目的は、プロセツサと
全てのメモリモジユールとの間の作動シーケンス
の相違を検出し、そして相違があつた場合にプロ
セツサへの割り込みを与えることである。 これに関連した本発明の目的は、メモリモジユ
ールの作動状態を指示する信号を各メモリモジユ
ールに発生しそしてこの信号をプロセツサの作動
チエツク論理装置へ送つて、プロセツサモジユー
ルの作動状態と比較することである。 本発明の更に別の目的は、メモリシステムのデ
ータエラー検出とアドレスエラー検出と作動エラ
ー検出とを組み合わせてシステムレベルの信頼性
を高めることである。 本発明では、データエラー、アドレスエラー及
び作動エラーを検出できるようなやり方でプロセ
ツサモジユールが１つ以上のメモリモジユールに
組合わされる。 本発明のメモリシステムは、プロセツササブシ
ステム及びメモリサブシステムを備えている。 プロセツササブシステムは、マツプ／メモリ制
御器と、エラー修正コード論理装置と、作動チエ
ツク論理装置と、メモリシステムエラーエンコー
ダとを備えている。これら全ての要素は、メモリ
システムのプロセツササブシステム部分に物理的
に配置される。この構成では、エラー修正コード
構造体がメモリモジユールに配置された場合に検
出されないであろうケーブルやコネクタに生じる
アドレス欠陥が確実に検出される。 各々のメモリモジユールは、半導体記憶配列体
と、タイミング・制御論理装置と、上記記憶配列
体をマツプ／メモリ制御器及びエラー修正コード
論理装置に接続すると共に上記タイミング・制御
論理装置をマツプ／メモリ制御器に接続するバス
とを備えている。 又、各々のメモリモジユールは、プロセツサモ
ジユールの作動チエツク論理装置に接続できる作
動状態バスと、この作動状態バス及びタイミン
グ・制御論理装置に組合わされた作動状態機構と
を更に備えており、この作動状態機構とは、メモ
リモジユールの作動状態を指示する信号を発生し
てこの信号をプロセツサモジユールの作動状態と
比較するように作動チエツク論理装置へ送るもの
である。 本発明の特定の実施例においては、上記半導体
記憶配列体は16個のデータビツト位置と６個のチ
エツクビツト位置とを有していて、22ビツトの記
憶ワードを構成する。 エラー修正コードは、全ての１データビツトエ
ラーを検出及び修正しそして全ての２データビツ
トエラーを検出しそして更に３ビツト以上を含む
幾つかのデータビツトエラーを検出するように働
くハミングコードである。 本発明では、エラー修正コード論理装置により
全ての１ビツトアドレスエラーを検出すると共に
１ビツトデータエラーがある場合でも幾つかの多
ビツトアドレスエラーを検出することができるよ
うに、アドレスパリテイ情報が６ビツトチエツク
フイールドへコード化される。 本発明の特定の実施例においては、アドレスエ
ラー検出に対するエンコード作動が段階的に行な
われる。第１の段階では、23ビツトアドレスが13
ビツトパリテイツリー及び10ビツトパリテイツリ
ーにおいてエンコードされ、別々のラインに２つ
のパリテイビツトが形成される。これらの２つの
パリテイビツトは次いで９ビツトパリテイツリー
の接続パターンによつて６チエツクビツトフイー
ルドへエンコードされる。従つて、23ビツトアド
レスは、半導体記憶配列体へ送られる22ビツトデ
ータコードワードに含まれる６チエツクビツトの
部分としてエンコードされる。 次の読み取り作動に際し、メモリ配列体からデ
ータコードワードが読み取られ、このデータコー
ドワードは、チエツクビツト比較器へと送られる
新たに形成された読み取りアドレスパリテイビツ
トと合成される。チエツクビツト比較器において
は、これら２つのアドレスパリテイビツトが、上
記の読み取られたデータコードワードと合成さ
れ、もしエラーがあればエラーの種類を指示する
シンドロムがシンドロムバスに形成される。 上記したように、エラー修正コード自体は、例
えば不適切な書き込み指令のような不適切な作動
により生じるエラーを防止するものではないの
で、本発明では、メモリモジユールの作動状態を
指示する信号を発生する作動状態機構が各々のメ
モリモジユールに組み込まれる。上記の発生され
た信号はプロセツサモジユールの作動状態を表わ
す信号と比較され、作動チエツク論理装置はこれ
らの作動状態の相違を検出して、両信号間に論理
的な相違があつた場合には割り込みを生じさせる
エラー信号を発生する。 上記の構造及び技術を組み込んでいて上記した
ように機能するメモリシステムの装置及びその方
法は、更に、本発明の特定の目的を構成する。 本発明の他の更に別の目的は添付図面を参照し
た以下の説明及び特許請求の範囲から明らかとな
ろう。添付図面には本発明及びその原理の好まし
い実施例が示されていると共に、これらの原理を
適用する最良の態様と考えられるものが示されて
いる。又、本発明の範囲から逸脱せずに、上記の
原理又はこれと等価な原理を用いた更に別の実施
例や構造の変更も当業者に明らかとなろう。 本発明の１実施例によつて構成されたメモリシ
ステムが第１図に参照番号１１で一般的に示され
ている。 このメモリシステム１１は、本発明と同じ譲受
人に譲渡された1980年10月14日付の米国特許第
4228496号に開示された形式の多プロセツサシス
テムに組み込まれる。上記米国特許第4228496号
はManual of Patent Examining Procedureの
Sectlon608.01（ｐ）に従つて本明細書に参考とし
て取り上げる（以下、“前記特許”と称する）。 本発明のメモリ制御システムは、前記特許に開
示された形式の多プロセツサシステムに特に利用
されるが、このようなシステムへの利用に限定さ
れるものではない。本発明のメモリシステムは単
１プロセツサのシステムにも利用できる。 第１図及び第２図ないし第８図を参照して本発
明のメモリシステムを説明する。第１図は前記特
許の第３４図に一般的に相当するものである。 第１図に示されたメモリシステムは、マツプ／
メモリ制御器１３と、エラー修正コード論理装置
１５と、作動チエツク論理装置１７と、メモリシ
ステムエラーエンコーダ３７とを備えており、こ
れらは全てメモリシステムのプロセツササブシス
テム部分（点線19から上を向いた矢印で概略的に
示されている）に物理的に配置される。更に、第
１図のメモリシステムは、そのメモリサブシステ
ム（点線19から下を向いた矢印で概略的に示され
ている）に物理的に配置された１つ以上のメモリ
モジユール２１も備えている。 マツプ／メモリ制御器１３は、データライン、
論理アドレスライン及び制御ラインより成るバス
２７によつて中央処理ユニツト（CPU）２３に
組合わされると共に、第１図に示されたようにプ
ロセツササブシステムの入出力（Ｉ／Ｏ）チヤン
ネル２５にも組合わされる。このＩ／Ｏチヤンネ
ル２５は、データライン、論理アドレスライン及
び制御ラインより成るバス２９によつてマツプ／
メモリ制御器１３へ接続される。 第１図に示された特定実施例では、中央処理ユ
ニツト２３が前記特許の第３４図に示された
CPU１０５に一般的に相当し、そして第１図の
Ｉ／Ｏチヤンネル２５は前記特許のＩ／Ｏチヤン
ネル１０９に一般的に相当する。 エラー修正コード論理装置１５はデータバス３
１及びアドレスバス３３によつてマツプ／メモリ
制御器１３に組合わされる。エラー修正コード論
理装置１５の出力ライン３５及び３６はメモリシ
ステムエラーエンコーダ３７に接続される。出力
ライン３５は“修正不能なエラー”を表わし、一
方出力ライン３６は“修正可能なエラー”を表わ
す。 作動チエツク論理装置１７は制御バス３９によ
つてマツプ／メモリ制御器１３へ接続される。
又、作動チエツク論理装置１７は作動チエツクエ
ラーライン４１によりメモリシステムエラーエン
コーダ３７にも接続される。 メモリシステムエラーエンコーダ３７はメモリ
システムエラー出力バス４３を有し、このバスは
第１図に示されたように中央処理ユニツト
（CPU）２３及び入出力チヤンネル２５へ接続さ
れる。 各々のメモリモジユール２１は、これをマツ
プ／メモリ制御器１３、エラー修正コード論理装
置１５及び作動チエツク論理装置１７に接続する
５つのバス接続体を有している。従つて、各々の
メモリモジユール２１は、データ入力（書き込
み）バス４５及びデータ出力（読み取り）バス４
７の２本の１方向性データバスより成る両方向性
データバスによつてエラー修正コード論理装置１
５へ接続される。 各々のメモリモジユール２１は、アドレスバス
３３によつてマツプ／メモリ制御器１３へ接続さ
れる。 各々のメモリモジユール２１は作動状態ライン
５３によつて作動チエツク論理装置１７へ接続さ
れる。 又、各々のメモリモジユール２１は、制御バス
３９によつてマツプ／メモリ制御器１３へ接続さ
れる。この制御バス３９は７本のラインより成
る。作動チエツク論理装置１７へ接続されるのは
これらラインのうちの５本だけであるが、各々の
メモリモジユール２１にはこの制御バス３９の７
本のライン全部が接続される。制御バス３９及び
種々の添付図面に示されたその他のバスに対する
ビツト数は、バスラインへの斜線マークに関連し
て示された数字で指示される。 第１図に示されたメモリシステムは、前記特許
に開示されたワードアドレス式アクセスによるデ
ータの記憶及び検索、１データビツトエラーの修
正及び２データビツトエラーの検出という基本的
な作動に加えて、これに関連して働く４つの重要
な機能を備えている。これらの機能を以下に詳細
に説明する。 第１の機能は、メモリモジユール２１に関連し
てエラー修正コード論理装置１５により行なわれ
るアドレスエラー検出である。このアドレスエラ
ー検出は、メモリ位置に書き込む時とメモリ位置
を読み取る時との間に生じるアドレス伝送の欠
陥、比較作動の欠陥及びデコード論理作動の欠陥
を確実に検出できるようにする。この機能を行な
う構造体はプロセツササブシステムに物理的に配
置される。この構成では、上記構造体がメモリモ
ジユールに配置された場合に検出されないであろ
うケーブルやコネクタに生じるアドレス欠陥が確
実に検出される。 第２の機能は、作動エラー検出に使用さるべき
信号をメモリモジユール２１に発生することであ
る。この機能は、メモリモジユール２１に配置さ
れた作動状態機構論理装置によつて与えられる。 第３の機能は、メモリモジユール２１に関連し
て作動チエツク論理装置１７により行なわれるメ
モリ作動エラー検出である。 第４の機能は、アドレスエラー検出とメモリ作
動エラー検出との合成である。 第２図は、半導体記憶配列体５５及び出力ラツ
チ装置５７を備えたメモリモジユール２１を詳細
に示している。 メモリモジユール２１は、タイミング・制御論
理装置５９及び作動状態機構６１も備えている。 タイミング・制御論理装置５９は、制御信号ラ
インより成るバス６３により、作動状態機構６
１、半導体記憶配列体５５及び出力ラツチ装置５
７へ接続されている。 半導体記憶配列体５５は、データラインより成
るバス６５によつて出力ラツチ装置５７に接続さ
れる。 第２図を説明すれば、メモリモジユール２１の
第１の機能は記憶機能であり、半導体記憶配列体
５５は出力ラツチ装置５７及びタイミング・制御
論理装置５９と共働して、データの記憶及び検索
を行なう記憶機能を果たす。メモリモジユールの
記憶機能の３つの基本的な作動は、読み取り、書
き込み及びリフレツシユである。 メモリモジユール２１の第２機能である作動チ
エツク機能においては、作動状態機構６１が用い
られる。(1)作動の欠落、(2)空白作動、例えば読み
取りなし、書き込みなし、リフレツシユなし、及
びスタート、(3)多作動、例えば読み取り且つ書き
込み且つスタート、或いは(4)誤作動、例えば書き
込みに代る読み取り及びスタートが生じた場合に
は、作動状態機構６１は、第３図の作動チエツク
論理装置１７の作動状態機構６７とは異なつたシ
ーケンスで状態を変える。 この第２機能によれば、各メモリモジユール２
１の作動状態機構６１の状態を表わす信号が、メ
モリモジユール２１の作動をチエツクする作動チ
エツク論理装置１７へ与えられる。作動状態機構
６１は、タイミング・制御論理装置５９の現在状
態を表わす信号に基いて、メモリモジユールのタ
イミング及び制御信号（それらのシーケンスにお
ける読み取り信号、書き込み信号及びリフレツシ
ユ信号）の状態を指示する信号を発生し、これは
作動状態ライン５３を経て作動チエツク論理装置
１７（第１図）へ送られる。ライン５３を経て送
られる信号により作動チエツク論理装置１７は後
述の作動チエツクを行なうことができる。 第３図に示されたように、作動チエツク論理装
置１７は、作動状態機構６７及び比較論理装置６
９を備えている。作動状態機構６７は、比較論理
装置６９へ基準状態ビツトを伝送するライン７１
によつて比較論理装置６９に接続される。 第７図に示されたように、作動状態機構６７は
論理機能装置６８及び状態レジスタ７０を備えて
いる。制御バス３９は論理機能装置６８へ入力を
送る。バス７２は論理機能装置を状態レジスタ７
０へ接続し、そしてバス７４は状態レジスタ７０
からの信号を論理機能装置６８の入力へフイード
バツクする。制御バス３９からのライン７６は状
態レジスタ７０へクロツク信号を供給する。 論理機能装置６８は第４Ａ図ないし第４Ｆ図の
状態図の次の状態機能を実行する。 特定の実施例においては、状態レジスタは、論
理機能装置６８が次の状態を計算している間に現
在の状態を記憶する５個のフリツプ−フロツプを
備えている。 第４Ａ図ないし第４Ｆ図の状態図に示されたよ
うに、いかなるサイクルにおいても次の状態は現
在の状態と現在サイクルの形式とによつて左右さ
れる。バス３９の５個の信号のうちの４つはサイ
クルの形式を決定するものでありそしてもう１つ
の信号はクロツク信号である。 作動状態機構６７と６１は同じものである。然
し乍ら、作動状態機構６１と６７とはその各々の
入力５０と４０とに現われる信号によつて区別さ
れる。或るサイクル（空白作動、多作動）は既知
のエラー状態であり、状態機構は状態“Ｃ”（第
４Ｅ図及び第４Ｆ図参照）を介して間接的に状態
を変えて“ロツク”状態となり、これはリセツト
されるまで保持される。実際には２つの“ロツ
ク”状態Ａ及びＢがある。状態機構が作動チエツ
ク論理装置１７内のものである場合には（ライン
４０においてMCB ID＝１）、状態機構はＡ状態
へ移行し、そして状態機構がメモリモジユール２
１内のものである場合には（ライン５０において
MEN ID＝０）、Ｂ状態となる。作動状態機構６
７及び６１の両方がロツク状態にある場合には、
メモリモジユールからの作動状態ビツトと基準状
態ビツトとが合致せず、作動チエツクエラーとな
る。 比較論理装置６９（第３図）は、メモリモジユ
ールからライン５３を経て送られる作動状態ビツ
トを、作動状態機構６７からライン７１を経て送
られる基準状態ビツトに対してチエツクする。比
較論理装置６９は、ライン５３及び７１の２つの
入力信号が論理的に等しいかどうかを指示する信
号をライン４１に発生する。もしこれらが論理的
に等しくなければ、ライン４１の出力信号は、作
動状態機構６７がメモリモジユール２１の作動状
態機構６１（第２図）と合致しないことを指示
し、作動エラーが指示される。作動エラーは修正
不能であり、従つて作動チエツクエラーがあつた
時には、メモリシステムエラーライン４３によ
り、メモリシステムエラーエンコーダ３７を経
て、修正不能のメモリエラーが生じたという信号
が送られる。 エラーのない作動の場合には、ライン５３及び
７１の信号が論理的に相違することはない。然し
乍ら、これら信号が論理的に異なる場合には、作
動チエツクエラーとなり、メモリシステムエラー
エンコーダ３７によつてエラー信号が発生され
る。以下で詳細に述べるように、特定のメモリモ
ジユールに対する作動チエツクは、そのメモリモ
ジユールの読み取りサイクル中にのみ行なわれ
る。 作動状態機構６１と作動チエツク論理装置１７
との共働により、メモリモジユールの作動不良を
招く駆動装置の故障や受信器の故障やケーブルの
故障を含む多数の要因に対して保護が与えられ
る。又、モジユールの作動を妨げるようなメモリ
モジユール故障に対しても保護が与えられる。 第４Ａ図ないし第４Ｆ図は、プロセツササブシ
ステムの作動状態機構６７及びメモリサブシステ
ムのメモリモジユールの作動状態機構６１がこれ
らに送られた入力信号に応答してシーケンシング
する状態を示した図である。第４Ａ図ないし第４
Ｆ図は１つの作動状態機構に対する状態移行のオ
ーバーレイである。これら状態移行は特に第４Ａ
図、第４Ｂ図等に示されたように特定サイクルに
おける移行の理解を容易にするために個々に与え
られる。従つて、例えば、状態６は全てのサイク
ル及び第４Ａ図ないし第４Ｆ図の全てに対して同
じである。 第４Ａ図はリフレツシユサイクルにより生じる
状態移行を示している。 第４Ｂ図は書き込みサイクルに対する状態移行
を示している。 第４Ｃ図は読み取りサイクルに対する状態移行
を示している。 第４Ｄ図はリセツトサイクルに対する状態移行
を示している。 第４Ｅ図は入力信号４０又は５０が論理ゼロで
ある場合の既知のエラー状態である他のサイクル
に対する状態移行を示している。 第４Ｆ図は入力信号４０又は５０が論理１であ
る場合の既知のエラー状態である他のサイクルに
対する状態移行を示している。 第４Ｄ図を見れば、リセツトサイクル後に全て
の機構は状態ゼロになる。第４Ａ図を見れば、状
態機構はリフレツシユサイクルに応答して状態ゼ
ロから状態６へと状態を変える。 リフレツシユサイクルが実行され続ける場合に
は、第４Ａ図に矢印で示されたように状態機構の
移行が継続される。即ち、次の移行は状態６から
状態10への移行であり、その次の移行は状態10か
ら状態１への移行であり、…等々となる。第４Ａ
図の説明を続けると、状態ゼロから始つて状態６
へと変化した（上記したように）後、次のサイク
ルが書き込みサイクル（第４Ｂ図に示す）である
場合には、全ての状態機構が状態６から状態９へ
と状態を変える。 第４Ｃ図ないし第４Ｆ図は第４Ａ図及び第４Ｂ
図と同様に解釈される。 第５図及び第６図は第１図に示されたエラー修
正コード論理装置１５の種々の部分の詳細図であ
る。 第５図はビツト発生ユニツト７３のアドレスパ
リテイビツトの発生及びチエツクビツトの発生を
詳細に示している。 エラー修正コード論理装置１５からバス４５
（第１図）を経てメモリモジユール２１へ16個の
データビツト及び６個のチエツクビツトが転送さ
れる。ここに述べる特定の実施例には16個のデー
タビツトと６個のチエツクビツトとが示されてい
るが、本システムは１ビツトデータエラー修正及
び２ビツトエラー検出のハミングコードの原理に
基いてそれ以上のビツトにもそれ以下のビツトに
も適用できることに注意されたい。 第５図の下部に示されたチエツクビツト発生器
８６の９ビツトパリテイツリーは、前記特許の第
３８図に示されたチエツクビツト発生器の８ビツ
トパリテイツリーと構造及び作動モードが基本的
に同様であるが、その相違点はもう１つの入力が
各々のパリテイツリーに加えられ論理式に含まれ
ていることである。然し乍ら、第５図に示された
排他的オア作動に対する真理値表は、８ビツトの
パリテイツリーにも９ビツトのパリテイツリーに
も適用できる。 ライン８１及び７９に発生される上位及び下位
パリテイビツトはアドレスに基くものである。第
５図に示されたアドレスパリテイビツト発生器８
４は、アドレスビツト１ないし10用の10ビツトパ
リテイツリー７５と、アドレスビツト１１ないし
２３用の13ビツトパリテイツリー７７とを備えて
いる。パリテイツリー７５は下位アドレスパリテ
イビツトをライン７９に発生し、このラインはチ
エツクビツト発生器０，１及び３へ至る。13ビツ
トパリテイツリー７７は上位アドレスパリテイビ
ツトをライン８１に発生し、このライン８１はこ
のビツトをチエツクビツト発生器２，４及び５へ
供給する。 ビツト発生器８６はバス４５の１部であるライ
ン８０に６個のチエツクビツトを発生し、これら
は第２図のメモリ配列体５５に記憶される。これ
らの６個のチエツクビツトは16個のデータビツト
と共に使用されて、全ての１ビツト及び２ビツト
メモリエラーが検出されると共に３ビツト以上の
幾つかのメモリエラーが検出される。又、６個の
チエツクビツトは16個のデータビツトと共に使用
されて、１データビツトエラーの修正も行なわれ
る。この作動モードは前記特許の第３８図につい
て述べられたものと同じである。 ２本のライン７９及び８１はアドレスパリテイ
情報を構成し、この情報は前記したように書き込
み作動の際に６個のチエツクビツトにエンコード
される。次の読み取り作動中に、ライン７９及び
８１はこの読み取り作動に対するアドレスに基い
てアドレスパリテイ情報を構成する。これらのラ
イン７９及び８１は、メモリモジユールから読み
取られた６個のチエツクビツトにエンコードされ
たアドレスパリテイ情報に対してチエツクされ、
もしアドレスパリテイ情報が異なると分つた場合
には、修正不能のメモリエラー信号が発生され
る。 本発明により検出される典型的なアドレスエラ
ーは、アドレスバス５８（第２図）上の固着アド
レスビツトであるか、又はメモリモジユール自体
の中の固着アドレスビツトである。ワードはアド
レスφに対するアドレスパリテイ情報と共に位置
φに書き込まれる。バス５８が、位置φに固着し
た最下位アドレスビツトを有する場合には、バス
３３を経てアドレス１に至る読み取り作業によ
り、バス５８を経てφのアドレスが送られる。読
み取られた６個のチエツクビツトはφのアドレス
パリテイに対するコードを含んでいる。エラー修
正コード（ECC）論理装置１５はアドレスエラ
ーを指示する。 第６図は第１図に示されたエラー修正コード論
理装置１５のチエツクビツト比較器８３を詳細に
示している。 チエツクビツト比較器８３は、ライン７９及び
８１（第５図）と読み取りデータバス４７との３
つの入力を有している。チエツクビツト比較器８
３は出力８５を有し、これはシンドロムバスであ
る。 チエツクビツト比較器８３においては、読み取
りデータバス４７の16個のデータビツトが図示さ
れたようにパリテイツリーに接続され、そして読
み取りデータバス４７の６個のチエツクビツトも
同様に図示されたようにパリテイツリーに接続さ
れる。 パリテイツリー８７は前記特許の第３９図に示
されたパリテイツリー５０５と同様に機能する
が、その相違点はパリテイツリー８７が10ビツト
パリテイツリーであるのに対してパリテイツリー
５０５は９ビツトパリテイツリーである点であ
る。 本発明によれば、読み取りサイクルの際に、ラ
イン７９及び８１は読み取られているアドレスの
パリテイを指示する。これが、チエツクビツトに
エンコードされたアドレスパリテイと合致しない
場合には、アドレスエラーを指示するコードがシ
ンドロムバス８５に発生される。 第６図に示されたチエツクビツト比較器８３は
読み取りサイクル中にのみ使用される。第５図の
アドレスパリテイビツト発生器８４は読み取り及
び書き込みの両サイクル中に使用される。第５図
に示されたチエツクビツト発生器８６は書き込み
サイクル中にのみ使用される。 第１図に示されたエラー修正コード論理装置１
５はシンドロムバス８５を経て信号を受け取るシ
ンドロムデコーダも備えており（第６図のシンド
ロムバス８５の信号参照）、このシンドロムデコ
ーダは前記特許の第４０図に示されたシンドロム
デコーダと同じである。 又、エラー修正コード論理装置１５は補数ビツ
ト形成器も備えており、これは本明細書の添付図
面には示されていないが、前記特許の第４１図に
示された補数ビツト形成器と同じ機能を果たす。 シンドロムバス８５を経て送られるシンドロム
コードは、本発明では、アドレスエラー及びデー
タエラーを識別するのに用いられる。前記特許の
第４０図に示されたシンドロムデコーダ４８５か
ら得られる多数のエラー出力のうちの２つを本発
明に用いてこれらのエラーを検出する。 以下の表１は、６ビツトシンドロムコードの64
個の値を列挙したものであり、これにより本発明
に使用される各々の値の意味が理解されよう。

【表】

【表】

【表】 本発明によるデータエラー検出・修正システム
は、全ての１ビツトデータエラー又はチエツクビ
ツトエラーを検出及び修正し、全ての２ビツトデ
ータエラー又はチエツクエラーを検出し、そして
３ビツト以上を含む幾つかのデータエラー又はチ
エツクエラーを検出する。又、本発明は、全ての
１ビツトアドレスエラーを検出し、そして１ビツ
トデータエラー又はチエツクエラーがある場合で
も幾つかの多ビツトアドレスエラーを検出する。
アドレスエラーは修正されない。作動エラー、即
ち、メモリモジユール２１の作動状態機構と作動
チエツク論理装置１７の作動状態機構との間の状
態の相違、も検出される。 データエラーの検出及び修正についての上記メ
モリシステム１１の作動は、基本的には、前記特
許に開示された同様の構造体の作動と同じであ
る。前記特許の第72カラム第53行から第78カラム
第52行を参照されたい。それ故、前記特許のこの
部分に開示されたものに相当する本発明の部分の
詳細な説明は行なわない。本発明では、エラー修
正コード論理装置が第１図に示されたようにエラ
ー修正コード論理装置１５としてプロセツササブ
システム内に配置され、前記特許の場合のように
メモリモジユール内に配置されるのではないこと
に注意されたい。 本発明の特定実施例では、エンコードが２段階
で行なわれる。第１の段階では、第５図に示され
たように、23ビツトアドレスが13ビツトパリテイ
ツリー７７と10ビツトパリテイツリー７５におい
てエンコードされ、ライン８１及び７９に２つの
パリテイビツトが各々形成される。ライン８１及
び７９のこれらの２つのパリテイビツトは、次い
で、９ビツトパリテイツリーの接続パターンに基
いて、第５図に示されたバス４５の１部分である
６チエツクビツトバス８０においてエンコードさ
れる。 従つて、23ビツトアドレスは、バス４５を経て
半導体記憶配列体５５（第２図）へ送られる22ビ
ツトデータコードワードに含まれる６チエツクビ
ツトの１部分としてエンコードされる。次の読み
取り作動の際に、データコードワードがメモリ配
列体５５（第２図）から読み取られて読み取りデ
ータバス４７（第２図及び第６図参照）を経て送
られ、このデータコードワードは、ライン７９及
び８１を経て第６図のチエツクビツト比較器８３
へ送られる新たに発生された読み取りアドレスパ
リテイビツトと合成される。チエツクビツト比較
器８３において、これら２つのアドレスパリテイ
ビツトは読み取られたデータコードワードと合成
され、もしエラーがあればその形式を指示するシ
ンドロムがシンドロムバス８５に発生される。 アドレスエラー及び／データエラーの組は常に
２エラー又は多エラーとして検出される。 アドレスエラーのみが検出された場合には、シ
ンドロムバスに指示される２つの特定コードの一
方として表わされる（表１参照）。検出されたア
ドレスエラーを表わす信号はライン３５（第１図
参照）を経てエラー修正コード論理装置１５から
メモリシステムエラーエンコーダ３７へと送ら
れ、これを経てこの信号はライン４３により
CPU２３及びＩ／Ｏチヤンネル２５へ送られる。
検出されたアドレスエラーはCPU２３によりメ
モリシステムエラーとして処理される。次いで
CPU２３はシンドロムバス８５の情報を用いて、
この処理されたメモリシステムエラーの形式を決
定し、このメモリシステムエラーがアドレスエラ
ーである場合には、CPU２３はそのデータを削
除する。次いで、CPU２３は現在プログラムに
割り込みを行ないこれをオペレータに知らせる。 第７図及び第８図を説明すれば、作動状態機構
６１及び６７は、メモリサブシステムとプロセツ
ササブシステムとの間の各々の相互作用サイクル
後に、全てのメモリモジユール２１及びメモリ制
御器１３が同じ指令を受け取つて同じ作動を行な
うように確保する（非常に広い故障範囲に対し
て）。論理機能装置６８は、状態レジスタ７０と
共働して、状態図４Ａないし４Ｆで定められた状
態機構を構成する。状態レジスタ７０は良く知ら
れた５個のフリツプ−フロツプより成る。 再び第３図及び第４Ａ図ないし第４Ｆ図を参照
すれば、ライン７１の状態ビツト及びライン５２
の状態ビツトは、各々の作動状態機構の状態をエ
ンコード化形態で表わしているので、実際には、
システムがその前にリセツトされて以来の全ての
それまでのサイクルにおける制御ライン状態のシ
ーケンスをエンコードしている。 状態機構６７（第３図）の状態はライン７１に
現われる。状態機構６１（第２図）の状態はライ
ン５３に現われる。比較論理装置６９（第３図）
はこれら２本のラインに現われた状態の相違を検
出する。この比較は読み取りサイクル中にのみ行
なわれる。読み取り中には、バス３３上の物理ア
ドレスにより選択されたメモリモジユールが３状
態ゲート５４（第２図）を作動可能にするが、さ
もなくばこのゲートは作動不能にされ、即ち高イ
ンピーダンス状態にされる。かくて、作動状態ビ
ツトがメモリモジユールによりライン５３に与え
られる。比較論理装置６９によつて状態の相違が
検出された場合には、比較論理装置６９は作動チ
エツクエラーライン４１に信号を発生し、この信
号はメモリシステムエラーエンコーダ３７（第１
図）へ送られ、このメモリシステムエラーエンコ
ーダ３７は次いで修正不能なエラー信号をバス４
３に発生する。バス４３のこの信号がCPU２３
によつて受信されると、作動システムプログラム
に対してプログラムの割り込みが行なわれる。
又、CPU２３はシンドロムバス８５のシンドロ
ムコードも読み取る。このシンドロムコードはエ
ラーがメモリデータエラーでもアドレスエラーで
もないことを指示し、ここに示す本発明の特定の
実施例ではエラーが作動チエツクエラーであるこ
とを指示する。この信号（作動チエツクエラーラ
イン４１の信号）は独立して発生されてもよい。
この場合は、CPU２３に送られるエラーは、前
記したような一般種類の修正不能なエラーの割り
込みではなく、作動チエツクの割り込みとして分
類される。 以上に本発明の好ましい実施例を説明したが、
本発明の範囲から逸脱せずにこれを変更及び修正
することができるので、本発明は上記の実施例の
みに限定されるものではなく、本発明は特許請求
の範囲のみによつて規定されるものとする。

【図面の簡単な説明】

第１図は本発明の１実施例によつて構成された
メモリシステムのブロツク図、第２図は第１図に
示されたメモリシステムのメモリモジユール部分
の詳細図、第３図は第１図に示されたメモリシス
テムの作動チエツク論理部分の作動状態機構及び
比較論理装置を示す図、第４Ａ図ないし第４Ｆ図
は第１図のプロセツササブシステムのマツプ／メ
モリ制御器及びメモリサブシステムの作動チエツ
ク論理装置に組み込まれた状態機構の状態構成
図、第５図は第１図に示されたメモリシステムの
エラー修正コード論理装置１５に使用されるアド
レスパリテイビツト発生器及びチエツクビツト発
生器を示す図であると共に、チエツクビツト発生
器に用いられる９ビツトパリテイツリーの２つに
対する論理式も示す図、第６図は第１図に示され
たメモリシステムのエラー修正コード部分に組み
込まれたチエツクビツト比較器を示す図、第７図
は第３図の作動状態機構６７の詳細図、そして第
８図は第２図の作動状態機構６１の詳細図であ
る。 １１……メモリシステム、１３……マツプ／メ
モリ制御器、１５……エラー修正コード論理装
置、１７……作動チエツク論理装置、２１……メ
モリモジユール、２３……中央処理ユニツト
（CPU）、２５……Ｉ／Ｏチヤンネル、３７……
メモリシステムエラーエンコーダ、５５……半導
体記憶配列体、５７……出力ラツチ装置、５９…
…タイミング・制御論理装置、６１……作動状態
機構、６７……作動状態機構、６９……比較論理
装置。

Claims (1)

1. 【特許請求の範囲】 １ プロセシングユニツトから受信される制御信
   号に応答して動作しうるメモリシステムの動作を
   監視する方法において、前記プロセシングユニツ
   トに関連付けられ該プロセシングユニツトによつ
   て発生される制御信号と前に発生されたデジタル
   状態信号とを示す第１のデジタル状態信号と、前
   記メモリシステムに関連付けられ該メモリシステ
   ムによつて受信される制御信号と前に発生された
   デジタル状態信号とを示す第２のデジタル状態信
   号とを発生し、前記第１のデジタル状態信号およ
   び第２のデジタル状態信号を比較して間違つた動
   作を示すエラー信号を発生することを特徴とする
   方法。 ２ メモリシステムの動作を制御する論理回路か
   ら発生される制御信号に応答してデータを記憶す
   るメモリシステムにおいて、間違つたメモリ動作
   を検出するためのメモリ動作エラー検出装置であ
   つて、前記論理回路に関連付けられ前記制御信号
   とすぐ前にとられていたデジタル状態を示す作動
   状態信号とに基づいて決定される第１の作動状態
   信号を与える第１の作動状態回路と、前記メモリ
   システムに関連付けられ前記制御信号とすぐ前に
   とられていたデジタル状態を示す作動状態信号と
   に基づいて決定される第２の作動状態信号を与え
   る第２の作動状態回路と、前記第１の作動状態回
   路および前記第２の作動状態回路に結合されて前
   記第１の作動状態信号と前記第２の作動状態信号
   とを比較して間違つたメモリ動作を示すエラー信
   号を発生する比較回路とを備えたことを特徴とす
   るメモリ動作エラー検出装置。 ３ 前記制御信号は、種々なメモリシステム動作
   に対応している特許請求の範囲第２項記載のメモ
   リ動作エラー検出装置。 ４ 前記第１および第２の作動状態回路の各々
   は、前記制御信号を受信するように結合されてい
   て現在のデジタル状態を発生する論理機能回路を
   含んでいる特許請求の範囲第２項記載のメモリ動
   作エラー検出装置。 ５ 前記第１および第２の作動状態回路の各々
   は、前記論理機能回路によつて発生される現在の
   デジタル状態を受信し保持するための状態レジス
   タ回路を含んでいる特許請求の範囲第４項記載の
   メモリ動作エラー検出装置。 ６ 前記論理機能回路は、前記状態レジスタ回路
   に結合され前にとられていたデジタル状態を受信
   して制御信号と共に、現在のデジタル状態を発生
   する特許請求の範囲第５項記載のメモリ動作エラ
   ー検出装置。 ７ 前記論理機能回路は、前にとられていたデジ
   タル状態を受信してその受信された制御信号と共
   に現在のデジタル状態を与える回路ユニツトを含
   む特許請求の範囲第４項記載のメモリ動作エラー
   検出装置。