JPH04255830A - 薄膜トランジスタマトリックス - Google Patents
薄膜トランジスタマトリックスInfo
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- JPH04255830A JPH04255830A JP3017309A JP1730991A JPH04255830A JP H04255830 A JPH04255830 A JP H04255830A JP 3017309 A JP3017309 A JP 3017309A JP 1730991 A JP1730991 A JP 1730991A JP H04255830 A JPH04255830 A JP H04255830A
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- JP
- Japan
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- shield
- bus line
- gate
- electrode
- insulating layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタマトリ
ックスに関する。近年，液晶ディスプレイ（ＬＣＤ），
エレクトロルミネッセンス等の駆動素子として，薄膜ト
ランジスタ（ＴＦＴ）マトリックスが使用されるように
なった。このようなＴＦＴマトリックスにおいては，数
十万箇のＴＦＴが含まれ，表示品質の改良が強く要望さ
れている。
ックスに関する。近年，液晶ディスプレイ（ＬＣＤ），
エレクトロルミネッセンス等の駆動素子として，薄膜ト
ランジスタ（ＴＦＴ）マトリックスが使用されるように
なった。このようなＴＦＴマトリックスにおいては，数
十万箇のＴＦＴが含まれ，表示品質の改良が強く要望さ
れている。
【０００２】
【従来の技術】図４（ａ）， （ｂ）は従来の逆スタガ
ー型ＴＦＴマトリックスを示す図で，（ａ） は上面図
，（ｂ） はＡ−Ａ断面図であり，１は基板，２はゲー
トバスライン，２ａはゲート電極，３はゲート絶縁膜，
６は非晶質シリコン（ａ−Ｓｉ）動作半導体層，７はチ
ャネル保護層，８はコンタクト層，９はソース電極，１
０はドレイン電極，１１は表示電極，１２はドレインバ
スラインを表す。
ー型ＴＦＴマトリックスを示す図で，（ａ） は上面図
，（ｂ） はＡ−Ａ断面図であり，１は基板，２はゲー
トバスライン，２ａはゲート電極，３はゲート絶縁膜，
６は非晶質シリコン（ａ−Ｓｉ）動作半導体層，７はチ
ャネル保護層，８はコンタクト層，９はソース電極，１
０はドレイン電極，１１は表示電極，１２はドレインバ
スラインを表す。
【０００３】このようなＴＦＴマトリックスを用いるＬ
ＣＤパネルにおいては，種々の容量が存在する。図５に
ＬＣＤパネルの電気的等価回路を示す。この図に見るよ
うに，表示電極１１またはソース電極９はゲートバスラ
イン２との間にＣＧＳ，ＴＦＴ部分のゲート電極２ａと
の間にＣＴＦＴ ，ドレインバスライン１２との間にＣ
ＤＳ，液晶層を挟んで対向電極（アース電極）との間に
ＣＬＣ，その他のアースもしくは電位が固定された電極
との間にＣＦＩＸ という結合容量を持っている。
ＣＤパネルにおいては，種々の容量が存在する。図５に
ＬＣＤパネルの電気的等価回路を示す。この図に見るよ
うに，表示電極１１またはソース電極９はゲートバスラ
イン２との間にＣＧＳ，ＴＦＴ部分のゲート電極２ａと
の間にＣＴＦＴ ，ドレインバスライン１２との間にＣ
ＤＳ，液晶層を挟んで対向電極（アース電極）との間に
ＣＬＣ，その他のアースもしくは電位が固定された電極
との間にＣＦＩＸ という結合容量を持っている。
【０００４】図６にこのようなＴＦＴマトリックスのｎ
番目ゲートバスライン及びｍ番目ドレインバスラインに
接続されている表示画素にデータ電圧ＶＤＡＴＡを書き
込む場合の印加電圧波形と応答波形を示す。
番目ゲートバスライン及びｍ番目ドレインバスラインに
接続されている表示画素にデータ電圧ＶＤＡＴＡを書き
込む場合の印加電圧波形と応答波形を示す。
【０００５】ＶＧ はゲート電極２ａに印加される電圧
，ＶＤは表示電極１１またはドレイン電極１０に書き込
まれた電圧， ＶＣＯＭ は対向電極の電位である。と
ころで，ドレイン電圧ＶＤ はゲート電圧ＶＧ が急激
に変化する際，ゲートとの容量結合により次式で表され
るΔＶＤ だけデータ電圧の低下を引き起こす。
，ＶＤは表示電極１１またはドレイン電極１０に書き込
まれた電圧， ＶＣＯＭ は対向電極の電位である。と
ころで，ドレイン電圧ＶＤ はゲート電圧ＶＧ が急激
に変化する際，ゲートとの容量結合により次式で表され
るΔＶＤ だけデータ電圧の低下を引き起こす。
【０００６】
ΔＶＤ ＝ΔＶＧ ・（ＣＧＳ＋ＣＴＦＴ ）／（ＣＧ
Ｓ＋ＣＴＦＴ ＋ＣＤＳ＋ＣＬＣ＋ＣＦＩＸ ） ΔＶＤ は表示電極１１またはドレイン電極１０におけ
るデータ電圧ＶＤＡＴＡの低下量（ＤＣレベルシフト）
，ΔＶＧ はゲート電圧の振り幅である。このＤＣレベ
ルシフトはＴＦＴ−ＬＣＤの表示品質を著しく劣化させ
る原因となる。
Ｓ＋ＣＴＦＴ ＋ＣＤＳ＋ＣＬＣ＋ＣＦＩＸ ） ΔＶＤ は表示電極１１またはドレイン電極１０におけ
るデータ電圧ＶＤＡＴＡの低下量（ＤＣレベルシフト）
，ΔＶＧ はゲート電圧の振り幅である。このＤＣレベ
ルシフトはＴＦＴ−ＬＣＤの表示品質を著しく劣化させ
る原因となる。
【０００７】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，ΔＶＤ を小さくする構造のＴＦＴマトリックス
を提供することを目的とする。
鑑み，ΔＶＤ を小さくする構造のＴＦＴマトリックス
を提供することを目的とする。
【０００８】
【課題を解決するための手段】図１（ａ）， （ｂ），
（ｃ） は本発明の薄膜トランジスタマトリックスを
示す図であり，（ａ） は上面図， （ｂ） はＡ−Ａ
断面図，（ｃ） はＢ−Ｂ断面図である。
（ｃ） は本発明の薄膜トランジスタマトリックスを
示す図であり，（ａ） は上面図， （ｂ） はＡ−Ａ
断面図，（ｃ） はＢ−Ｂ断面図である。
【０００９】上記課題は，絶縁層３を介してゲートバス
ライン２に重なる導電層のシールド４を有する薄膜トラ
ンジスタマトリックスによって解決される。また，絶縁
層３，５を介してゲートバスライン２及び表示電極１１
の一部と重なる連続せる透明導電層のシールド４を有す
る薄膜トランジスタマトリックスによって解決される。
ライン２に重なる導電層のシールド４を有する薄膜トラ
ンジスタマトリックスによって解決される。また，絶縁
層３，５を介してゲートバスライン２及び表示電極１１
の一部と重なる連続せる透明導電層のシールド４を有す
る薄膜トランジスタマトリックスによって解決される。
【００１０】
【作用】本発明によれば，表示電極１１またはソース電
極９とゲートバスライン２との間に導電層のシールド４
を存在させ，このシールド４を定電位あるいはアース電
位に保持することにより，表示電極１１またはソース電
極９とゲートバスライン２との間に存在していたＣＧＳ
を消去することができる。その代わり，シールド４をア
ース電位に保持することによりＣＦＩＸ の分がある量
ＣＳ だけ増加することになる。したがって，ΔＶＤ
は次のようになる。
極９とゲートバスライン２との間に導電層のシールド４
を存在させ，このシールド４を定電位あるいはアース電
位に保持することにより，表示電極１１またはソース電
極９とゲートバスライン２との間に存在していたＣＧＳ
を消去することができる。その代わり，シールド４をア
ース電位に保持することによりＣＦＩＸ の分がある量
ＣＳ だけ増加することになる。したがって，ΔＶＤ
は次のようになる。
【００１１】ΔＶＤ ＝ΔＶＧ ・ＣＴＦＴ ／（ＣＧ
Ｓ＋ＣＴＦＴ ＋ＣＤＳ＋ＣＬＣ＋ＣＦＩＸ ＋ＣＳ
）このΔＶＤ は，従来のΔＶＤ との比がＣＴＦＴ
／（ＣＧＳ＋ＣＴＦＴ ）以下となるから，ＤＣレベル
シフトを低く抑えることが可能となる。
Ｓ＋ＣＴＦＴ ＋ＣＤＳ＋ＣＬＣ＋ＣＦＩＸ ＋ＣＳ
）このΔＶＤ は，従来のΔＶＤ との比がＣＴＦＴ
／（ＣＧＳ＋ＣＴＦＴ ）以下となるから，ＤＣレベル
シフトを低く抑えることが可能となる。
【００１２】さらに，シールド４を表示電極１１の上ま
で延ばし， 表示電極１１の一部と重なるようにすれば
ＤＣレベルシフト抑制の効果がさらに大きくなる。しか
し，シールド４が不透明体であると表示面積を損なうか
ら，シールド４は透明導電体で形成する必要がある。
で延ばし， 表示電極１１の一部と重なるようにすれば
ＤＣレベルシフト抑制の効果がさらに大きくなる。しか
し，シールド４が不透明体であると表示面積を損なうか
ら，シールド４は透明導電体で形成する必要がある。
【００１３】
【実施例】図１（ａ）， （ｂ）， （ｃ） は本発明
の薄膜トランジスタマトリックスを示す図で，（ａ）
は平面図，（ｂ） はＡ−Ａ断面図，（ｃ） はＢ−Ｂ
断面図であり，１はガラス基板，２はゲートバスライン
，２ａはゲート電極，３は第１の絶縁層であってゲート
絶縁層，４はシールド，５は第２の絶縁層であってゲー
ト絶縁層，６はａ−Ｓｉ動作半導体層，７は保護絶縁層
であってチャネル保護層，８はコンタクト層，９はソー
ス電極，１０はドレイン電極， １１は表示電極， １
２はドレインバスラインを表す。
の薄膜トランジスタマトリックスを示す図で，（ａ）
は平面図，（ｂ） はＡ−Ａ断面図，（ｃ） はＢ−Ｂ
断面図であり，１はガラス基板，２はゲートバスライン
，２ａはゲート電極，３は第１の絶縁層であってゲート
絶縁層，４はシールド，５は第２の絶縁層であってゲー
ト絶縁層，６はａ−Ｓｉ動作半導体層，７は保護絶縁層
であってチャネル保護層，８はコンタクト層，９はソー
ス電極，１０はドレイン電極， １１は表示電極， １
２はドレインバスラインを表す。
【００１４】図２（ａ） 〜（ｃ） 及び図３（ｄ），
（ｅ）は図１に示す薄膜トランジスタマトリックスを
製造する実施例を示す工程順平面図である。以下，図１
〜図３を参照しながら工程の概略について説明する。
（ｅ）は図１に示す薄膜トランジスタマトリックスを
製造する実施例を示す工程順平面図である。以下，図１
〜図３を参照しながら工程の概略について説明する。
【００１５】図１， 図２（ａ） 参照ガラス基板１上
にＴｉを１０００Åの厚さにスパッタし， そのスパッ
タ膜をパターニングして幅１０〜２０μｍのゲートバス
ライン２及び幅５μｍのゲート電極２ａを形成する。ゲ
ートバスライン２間の中心間隔は，例えば，０．３７５
ｍｍである。
にＴｉを１０００Åの厚さにスパッタし， そのスパッ
タ膜をパターニングして幅１０〜２０μｍのゲートバス
ライン２及び幅５μｍのゲート電極２ａを形成する。ゲ
ートバスライン２間の中心間隔は，例えば，０．３７５
ｍｍである。
【００１６】全面にプラズマＣＶＤ法によりＳｉＮｘ
を堆積し，厚さ１０００Åの第１の絶縁層３を形成する
。第１の絶縁層３はゲート絶縁層となる。第１の絶縁層
３の上にスパッタ法により厚さ５００ ÅのＩＴＯの導
電層を形成し，その導電層をパターニングしてゲートバ
スライン２を覆う導電層のシールド４を形成する。シー
ルド４は表示電極を形成する部分にも延長し，将来表示
電極と重なるように形成しておく。シールド４がゲート
バスライン２の両側にはみ出る部分の幅は５μｍ程度で
あり，シールド４が将来形成される表示電極と重なる部
分の幅は１０μｍ程度である。
を堆積し，厚さ１０００Åの第１の絶縁層３を形成する
。第１の絶縁層３はゲート絶縁層となる。第１の絶縁層
３の上にスパッタ法により厚さ５００ ÅのＩＴＯの導
電層を形成し，その導電層をパターニングしてゲートバ
スライン２を覆う導電層のシールド４を形成する。シー
ルド４は表示電極を形成する部分にも延長し，将来表示
電極と重なるように形成しておく。シールド４がゲート
バスライン２の両側にはみ出る部分の幅は５μｍ程度で
あり，シールド４が将来形成される表示電極と重なる部
分の幅は１０μｍ程度である。
【００１７】図１，図２（ｂ） 参照
全面にプラズマＣＶＤ法により厚さ２０００ÅのＳｉＮ
ｘ の第２の絶縁層５（ゲート絶縁層），厚さ５００
Åのａ−Ｓｉ動作半導体層６，厚さ１５００ÅのＳｉＯ
２ の保護絶縁層７を連続形成する。
ｘ の第２の絶縁層５（ゲート絶縁層），厚さ５００
Åのａ−Ｓｉ動作半導体層６，厚さ１５００ÅのＳｉＯ
２ の保護絶縁層７を連続形成する。
【００１８】レジストを塗布して，ガラス基板１側から
の背面露光及び前面からゲート電極２ａの一部を露光す
る露光によりゲートバスライン２上及びゲート電極２ａ
上の所定部分にレジストを残し，そのレジストをマスク
にして保護絶縁層７をエッチングしてゲート電極２ａ上
の所定部分にのみ保護絶縁層７を残す。この保護絶縁層
７はチャネル保護層となる。
の背面露光及び前面からゲート電極２ａの一部を露光す
る露光によりゲートバスライン２上及びゲート電極２ａ
上の所定部分にレジストを残し，そのレジストをマスク
にして保護絶縁層７をエッチングしてゲート電極２ａ上
の所定部分にのみ保護絶縁層７を残す。この保護絶縁層
７はチャネル保護層となる。
【００１９】図１，図２（ｃ） 参照
全面にプラズマＣＶＤ法により厚さ５００ Åのｎ＋
型ａ−Ｓｉ，厚さ１０００ÅのＴｉを連続して堆積した
後，リフトオフ法によりレジスト上のｎ＋ 型ａ−Ｓｉ
とＴｉを除去し，保護絶縁層７によりソース・ドレイン
間を分離する。
型ａ−Ｓｉ，厚さ１０００ÅのＴｉを連続して堆積した
後，リフトオフ法によりレジスト上のｎ＋ 型ａ−Ｓｉ
とＴｉを除去し，保護絶縁層７によりソース・ドレイン
間を分離する。
【００２０】その後，ソース電極とドレイン電極の形成
領域を残すようにパターニングされたレジストマスクを
用いてＴｉ層，ｎ＋ 型ａ−Ｓｉ層，ａ−Ｓｉ層をエッ
チングして除去し，Ｔｉのソース電極９，Ｔｉのドレイ
ン電極１０の下にｎ＋ 型ａ−Ｓｉのコンタクト層８，
ａ−Ｓｉ動作半導体層６，及びソース・ドレイン間を分
離するチャネル保護層７を有するＴＦＴ素子を形成する
。
領域を残すようにパターニングされたレジストマスクを
用いてＴｉ層，ｎ＋ 型ａ−Ｓｉ層，ａ−Ｓｉ層をエッ
チングして除去し，Ｔｉのソース電極９，Ｔｉのドレイ
ン電極１０の下にｎ＋ 型ａ−Ｓｉのコンタクト層８，
ａ−Ｓｉ動作半導体層６，及びソース・ドレイン間を分
離するチャネル保護層７を有するＴＦＴ素子を形成する
。
【００２１】図１，図３（ｄ） 参照
全面にスパッタ法により厚さ１０００ÅのＩＴＯ膜を形
成し，そのＩＴＯ膜をレジスト工程によりパターニング
してソース電極９に接続する表示電極１１を形成する。 表示電極１１はその一部が第２の絶縁層５を介してシー
ルド４と重なる形状とし，シールド４と重なる部分の幅
は１０μｍ程度とする。
成し，そのＩＴＯ膜をレジスト工程によりパターニング
してソース電極９に接続する表示電極１１を形成する。 表示電極１１はその一部が第２の絶縁層５を介してシー
ルド４と重なる形状とし，シールド４と重なる部分の幅
は１０μｍ程度とする。
【００２２】図１，図３（ｅ） 参照
全面にスパッタ法により厚さ６０００ÅのＡｌ膜を形成
した後，そのＡｌ膜をパターニングしてドレイン電極１
０に接続するドレインバスライン１２を形成する。ドレ
インバスライン１２の中心間隔は，例えば，０．１２５
ｍｍである。
した後，そのＡｌ膜をパターニングしてドレイン電極１
０に接続するドレインバスライン１２を形成する。ドレ
インバスライン１２の中心間隔は，例えば，０．１２５
ｍｍである。
【００２３】このようにして２４０ 行×９６０ 列の
ＴＦＴ素子を含むＬＣＤ駆動用逆スタガー型ＴＦＴマト
リックスを完成した。このＴＦＴマトリックスをＬＣＤ
パネルに装填し，ΔＶＧ を２５Ｖとしてランニング評
価を行った。その結果，ＤＣレベルシフトΔＶＤ は０
．７ Ｖであった。シールドを付与しない従来の逆スタ
ガー型ＴＦＴマトリックスでは，ＤＣレベルシフトΔＶ
Ｄ は１．５ Ｖであった。このようにゲートバスライ
ン２を覆うシールド４を設けることにより，ＤＣレベル
シフトを大幅に抑制することができた。
ＴＦＴ素子を含むＬＣＤ駆動用逆スタガー型ＴＦＴマト
リックスを完成した。このＴＦＴマトリックスをＬＣＤ
パネルに装填し，ΔＶＧ を２５Ｖとしてランニング評
価を行った。その結果，ＤＣレベルシフトΔＶＤ は０
．７ Ｖであった。シールドを付与しない従来の逆スタ
ガー型ＴＦＴマトリックスでは，ＤＣレベルシフトΔＶ
Ｄ は１．５ Ｖであった。このようにゲートバスライ
ン２を覆うシールド４を設けることにより，ＤＣレベル
シフトを大幅に抑制することができた。
【００２４】シールド４はゲートバスライン２を覆うよ
うに形成すれば効果があるが，さらに表示電極の上に重
なる場所まで延長して形成すると，ＤＣレベルシフト抑
制の効果が大きくなる。しかし，もしシールド４を不透
明な導電層で形成すると画素の面積を減少させて表示品
質を劣化させるので，この場合は透明導電層のシールド
を形成する必要がある。
うに形成すれば効果があるが，さらに表示電極の上に重
なる場所まで延長して形成すると，ＤＣレベルシフト抑
制の効果が大きくなる。しかし，もしシールド４を不透
明な導電層で形成すると画素の面積を減少させて表示品
質を劣化させるので，この場合は透明導電層のシールド
を形成する必要がある。
【００２５】なお，本実施例は逆スタガー型ＴＦＴマト
リックスについて説明したが，スタガー型ＴＦＴマトリ
ックスにおいてもゲートバスラインを覆う導電層のシー
ルドを設けることはＤＣレベルシフトの抑制に効果があ
る。
リックスについて説明したが，スタガー型ＴＦＴマトリ
ックスにおいてもゲートバスラインを覆う導電層のシー
ルドを設けることはＤＣレベルシフトの抑制に効果があ
る。
【００２６】
【発明の効果】以上説明したように，本発明によればゲ
ート電圧変化によるＤＣレベルシフトを抑制することが
でき，ＴＦＴ駆動ＬＣＤの表示品質を向上させることが
でき，さらに，ＬＣＤパネルの歩留りを向上させること
ができる。
ート電圧変化によるＤＣレベルシフトを抑制することが
でき，ＴＦＴ駆動ＬＣＤの表示品質を向上させることが
でき，さらに，ＬＣＤパネルの歩留りを向上させること
ができる。
【図１】（ａ） 〜（ｃ） は本発明の薄膜トランジス
タマトリックスを示す図で， （ａ） は上面図， （
ｂ） はＡ−Ａ断面図，（ｃ） はＢ−Ｂ断面図である
。
タマトリックスを示す図で， （ａ） は上面図， （
ｂ） はＡ−Ａ断面図，（ｃ） はＢ−Ｂ断面図である
。
【図２】（ａ） 〜 （ｃ）は実施例を示す工程順上面
図（その１）である。
図（その１）である。
【図３】（ｄ）， （ｅ）は実施例を示す工程順上面図
（その２）である。
（その２）である。
【図４】（ａ）， （ｂ）は従来の薄膜トランジスタマ
トリックスを示す図で， （ａ） は上面図， （ｂ）
はＡ−Ａ断面図である。
トリックスを示す図で， （ａ） は上面図， （ｂ）
はＡ−Ａ断面図である。
【図５】ＬＣＤパネルの電気的等価回路である。
【図６】印加電圧波形と応答波形である。
１は基板であってガラス基板
２はゲートバスライン
２ａはゲート電極
３は絶縁層であり，第１の絶縁層であってゲート絶縁層
４はシールド ５は絶縁層であり，第２の絶縁層であってゲート絶縁層
６はａ−Ｓｉ動作半導体層 ７は保護絶縁層であってチャネル保護層８はコンタクト
層 ９はソース電極 １０はドレイン電極 １１は表示電極 １２はドレインバスライン
４はシールド ５は絶縁層であり，第２の絶縁層であってゲート絶縁層
６はａ−Ｓｉ動作半導体層 ７は保護絶縁層であってチャネル保護層８はコンタクト
層 ９はソース電極 １０はドレイン電極 １１は表示電極 １２はドレインバスライン
Claims (2)
- 【請求項１】 絶縁層（３） を介してゲートバスラ
イン（２） に重なる導電層のシールド（４） を有す
ることを特徴とする薄膜トランジスタマトリックス。 - 【請求項２】 絶縁層（３， ５）を介してゲートバ
スライン（２） 及び表示電極（１１）の一部と重なる
連続せる透明導電層のシールド（４） を有することを
特徴とする薄膜トランジスタマトリックス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1730991A JP2935280B2 (ja) | 1991-02-08 | 1991-02-08 | 薄膜トランジスタマトリックス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1730991A JP2935280B2 (ja) | 1991-02-08 | 1991-02-08 | 薄膜トランジスタマトリックス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04255830A true JPH04255830A (ja) | 1992-09-10 |
| JP2935280B2 JP2935280B2 (ja) | 1999-08-16 |
Family
ID=11940412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1730991A Expired - Fee Related JP2935280B2 (ja) | 1991-02-08 | 1991-02-08 | 薄膜トランジスタマトリックス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2935280B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0850286A (ja) * | 1994-08-05 | 1996-02-20 | Casio Comput Co Ltd | 液晶表示素子およびその製造方法 |
| US6246453B1 (en) | 1996-06-25 | 2001-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| WO2018086325A1 (zh) * | 2016-11-11 | 2018-05-17 | 京东方科技集团股份有限公司 | 阵列基板、显示装置及其驱动方法 |
-
1991
- 1991-02-08 JP JP1730991A patent/JP2935280B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0850286A (ja) * | 1994-08-05 | 1996-02-20 | Casio Comput Co Ltd | 液晶表示素子およびその製造方法 |
| US6246453B1 (en) | 1996-06-25 | 2001-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| US6914260B2 (en) | 1996-06-25 | 2005-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| US7206053B2 (en) | 1996-06-25 | 2007-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| US7542103B2 (en) | 1996-06-25 | 2009-06-02 | Semiconductor Energy Laboratory | Electro-optical device |
| WO2018086325A1 (zh) * | 2016-11-11 | 2018-05-17 | 京东方科技集团股份有限公司 | 阵列基板、显示装置及其驱动方法 |
| CN108073004A (zh) * | 2016-11-11 | 2018-05-25 | 京东方科技集团股份有限公司 | 阵列基板、显示装置及其驱动方法 |
| US10339885B2 (en) | 2016-11-11 | 2019-07-02 | Boe Technology Group Co., Ltd. | Array substrate, display device and driving method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2935280B2 (ja) | 1999-08-16 |
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