JPH04255989A - 半導体記憶装置および内部電圧発生方法 - Google Patents

半導体記憶装置および内部電圧発生方法

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JPH04255989A
JPH04255989A JP3016694A JP1669491A JPH04255989A JP H04255989 A JPH04255989 A JP H04255989A JP 3016694 A JP3016694 A JP 3016694A JP 1669491 A JP1669491 A JP 1669491A JP H04255989 A JPH04255989 A JP H04255989A
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dram
array
sram
data
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JP3016694A
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English (en)
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Masaki Kumanotani
正樹 熊野谷
Katsumi Dosaka
勝己 堂阪
Yasuhiro Konishi
康弘 小西
Akira Yamazaki
彰 山崎
Hisashi Iwamoto
久 岩本
Koji Hayano
早野　浩司
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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  • Memory System (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関し
、特に、半導体記憶装置の内部電圧を発生するための構
成に関する。より特定的には、主メモリとしての大容量
のダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）とキャッシュメモリとしての小容量のスタティック
・ランダム・アクセス・メモリ（ＳＲＡＭ）とが同一半
導体チップ上に集積化された半導体記憶装置における内
部電圧を発生するための構成に関する。
【０００２】
【従来の技術】最近の１６ビットまたは３２ビットのマ
イクロプロセシングユニット（ＭＰＵ）は、動作クロッ
ク周波数が２５ＭＨｚまたはそれ以上と非常に高速にな
ってきている。データ処理システムにおいては、標準Ｄ
ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
はビット単価が安いため、大記憶容量の主メモリとして
用いられることが多い。この標準ＤＲＡＭは、アクセス
時間が短縮化されてきてはいるものの、ＭＰＵの高速化
は標準ＤＲＡＭのそれを上回っている。このため、標準
ＤＲＡＭを主メモリとして用いるデータ処理システムは
、ウェイトステート（待ち状態）の増加などの犠牲を払
う必要がある。このＭＰＵと標準ＤＲＡＭの動作速度の
ギャップという問題は、標準ＤＲＡＭが次のような特徴
を有しているために本質的なものである。
【０００３】（１）　　行アドレスと列アドレスとが時
分割的に多重化されて同じアドレスピン端子へ与えられ
る。行アドレスはローアドレスストローブ信号／ＲＡＳ
の降下エッジで装置内部へ取込まれる。列アドレスはコ
ラムアドレスストローブ信号／ＣＡＳの降下エッジで装
置内部へ取込まれる。ローアドレスストローブ信号／Ｒ
ＡＳはメモリサイクルの開始を規定しかつ行選択系を活
性化する。コラムアドレスストローブ信号／ＣＡＳは列
選択系を活性化する。信号／ＲＡＳが活性状態となって
から信号／ＣＡＳが活性状態となるまで“ＲＡＳ−ＣＡ
Ｓ遅延時間（ｔＲＣＤ）”と呼ばれる所定の時間が必要
とされるため、アクセス時間の短縮化にも限度があると
いうアドレス多重化による制約が存在する。
【０００４】（２）　　ローアドレスストローブ信号／
ＲＡＳを一旦立上げてＤＲＡＭをスタンバイ状態に設定
した場合、このローアドレスストローブ信号／ＲＡＳは
ＲＡＳプリチャージ時間（ｔＲＰ）と呼ばれる時間が経
過した後でなければ再び“Ｌ”へ立下げることはできな
い。このＲＡＳプリチャージ時間はＤＲＡＭの様々な信
号線を確実に所定電位にプリチャージするために必要と
される。このため、ＲＡＳプリチャージ時間ｔＲＰによ
りＤＲＡＭのサイクル時間を短くすることはできない。 また、ＤＲＡＭのサイクル時間を短くすることは、ＤＲ
ＡＭにおいて信号線の充放電の回数が多くなるため、消
費電流の増加にもつながる。
【０００５】（３）　　回路の高集積化およびレイアウ
トの改良などの回路技術およびプロセス技術の向上また
駆動方法の改良などの応用上の工夫・改良によりＤＲＡ
Ｍの高速化を図ることができる。しかし、ＭＰＵの高速
化の進展はＤＲＡＭのそれを大きく上回っている。ＥＣ
ＬＲＡＭ（エミッタ・カップルドＲＡＭ）およびスタテ
ィックＲＡＭなどのバイポーラトランジスタを用いた高
速のバイポーラＲＡＭおよびＭＯＳトランジスタ（絶縁
ゲート型電界効果トランジスタ）を用いた比較的低速の
ＤＲＡＭというように半導体メモリの動作スピードには
階層構造がある。ＭＯＳトランジスタを構成要素とする
標準ＤＲＡＭでは数十ｎＳ（ナノ秒）のスピード（サイ
クル時間）を期待するのは非常に困難である。
【０００６】ＭＰＵと標準ＤＲＡＭのスピードギャップ
（動作速度の差）を埋めるため応用面から種々の改善が
行なわれている。このような改善の主なものとしては、
（１）　　ＤＲＡＭの高速モードとインタリーブ方式と
を用いる、 （２）　　高速のキャッシュメモリ（ＳＲＡＭ）を外部
に設ける、 がある。
【０００７】上記方法（１）の場合、スタティックコラ
ムモードまたはページモードなどの高速モードを用いる
方法と、この高速モードとインタリーブ方式とを組合わ
せる方法とがある。スタティックモードとは、１本のワ
ード線（１行）を選択した後、列アドレスのみを順次変
化させることによりこの１行のメモリセルを順次アクセ
スする方法である。ページモードとは、１本のワード線
を選択した後、信号／ＣＡＳをトグルして列アドレスを
順次取込み、この１本のワード線に接続されるメモリセ
ルへ順次アクセスする方法である。これらのいずれのモ
ードも信号／ＲＡＳのトグルを含まずにメモリセルへア
クセスすることができ、通常の、信号／ＲＡＳおよび／
ＣＡＳを用いたアクセスよりも高速となる。
【０００８】インタリーブ方式とは、複数のメモリをデ
ータバスに並列に設け、この複数のメモリへのアクセス
を交互または順次行なうことにより、実効的にアクセス
時間の短縮を図る方式である。このＤＲＡＭの高速モー
ドを用いた方法および高速モードとインタリーブ方式と
を組合わせる方法は、簡単にしかも比較的効率よく標準
ＤＲＡＭを高速ＤＲＡＭとして使用する方法として従来
から知られている。
【０００９】上記方法（２）については、メインフレー
ムでは昔から幅広く使われている方法である。この高速
キャッシュメモリは高価である。しかしながら、低価格
ながらも高性能も要求されるパーソナルコンピュータの
分野においては、その動作速度を改善するために、ある
程度高価になるのを犠牲にしてやむなく一部で使われて
いる。高速キャッシュメモリをどこに設けるかについて
は次の３種類の可能性がある。
【００１０】（ａ）　　ＭＰＵそのものに内蔵する。 （ｂ）　　ＭＰＵ外部に設ける。
【００１１】（ｃ）　　また高速キャッシュメモリを別
に設けるのではなく、標準ＤＲＡＭに内蔵されている高
速モードをキャッシュのように用いる（高速モードの擬
似的キャッシュメモリ化）。すなわちキャッシュヒット
時には高速モードで標準ＤＲＡＭへアクセスし、キャッ
シュミス時には通常モードで標準ＤＲＡＭにアクセスす
る。これらの３つの方法（ａ）ないし（ｃ）は何らかの
形で既にデータ処理システムにおいて採用されている。
【００１２】しかしながら、価格の観点から、多くのＭ
ＰＵシステムにおいては、ＤＲＡＭに不可避のＲＡＳプ
リチャージ時間（ｔＲＰ）を実効的に表に出ないように
するために、メモリをバンク構成とし、このメモリバン
クごとにインタリーブする方法が用いられている。この
方法に従えば、実質的にＤＲＡＭのサイクル時間をスペ
ック値（仕様値）のほぼ半分にすることができる。イン
タリーブの方法では、メモリへのアクセスがシーケンシ
ャルになされる場合にしか効果的ではない。すなわち、
同一のメモリバンクへ連続してアクセスする場合には効
果は得られない。またこの方法ではＤＲＡＭ自身のアク
セス時間の実質的向上は図ることはできない。また、メ
モリの最小単位を少なくとも２バンクとする必要がある
。
【００１３】ページモードまたはスタティックコラムモ
ードなどの高速モードを用いる場合、ＭＰＵがあるペー
ジ（ある指定された１行のデータ）を連続してアクセス
する場合に限り実効的にアクセス時間を短縮することが
できる。この方法は、バンク数が２ないし４と比較的大
きい場合には各バンクごとに異なる行をアクセスするこ
とができるためある程度効果が得られる。与えられたペ
ージ内にＭＰＵが要求するメモリのデータがない場合を
“ミスヒット”と呼ぶ。通常、データの１塊りは近接し
たアドレスまたは逐次的アドレスに格納される。高速モ
ードにおいては、アドレスの半分である行アドレスが既
に指定されているため“ミスヒット”が起こる確率は高
い。しかしながら、バンクの数が３０ないし４０と大き
くなると、各バンクごとに異なるページのデータを格納
できるため、“ミスヒット”率は激減する。しかしなが
ら、データ処理システムにおいて３０ないし４０のバン
クを想定することは現実的ではない。また、“ミスヒッ
ト”が発生した場合には、新たに行アドレスを選択し直
すために信号／ＲＡＳを立上げＤＲＡＭのプリチャージ
サイクルに戻る必要があり、バンク構成の性能を犠牲に
することになる。
【００１４】上記方法（２）の場合、ＭＰＵと標準ＤＲ
ＡＭとの間に高速キャッシュメモリが設けられる。この
場合標準ＤＲＡＭは比較的低速であっても構わない。一
方において、標準ＤＲＡＭは４Ｍ（メガ）ビット、１６
Ｍビットと大記憶容量のものが出現している。パーソナ
ルコンピュータなどの小規模システムにおいては、その
メインメモリを１チップないし数チップの標準ＤＲＡＭ
により構成することができる。外部に高速キャッシュメ
モリを設けた場合、メインメモリがたとえば１個の標準
ＤＲＡＭにより構成できるような小規模システムでは有
効ではない。標準ＤＲＡＭをメインメモリとする場合、
高速キャッシュメモリとメインメモリとの間のデータ転
送速度がこの標準ＤＲＡＭのデータ入出力端子数で制限
され、システムの速度に対するネックになるからである
。
【００１５】また高速モードの擬似的キャッシュメモリ
化の場合、その動作速度は高速のキャッシュメモリより
も遅く、所望のシステムの性能を実現することは困難で
ある。
【００１６】上述のようなインタリーブ方式または高速
動作モードを使用した場合に生じるシステム性能の犠牲
を解消し、比較的安価で小規模なシステムを構築する方
法としては、高速キャッシュメモリ（ＳＲＡＭ）をＤＲ
ＡＭに内蔵することが考えられる。すなわち、ＤＲＡＭ
をメインメモリとし、かつＳＲＡＭをキャッシュメモリ
として備える階層的な構造の１チップメモリを考えるこ
とができる。このような階層的な構造の１チップメモリ
をキャッシュＤＲＡＭ（ＣＤＲＡＭ）と称す。このＣＤ
ＲＡＭについて以下に説明する。
【００１７】図６１は従来の標準的な１メガビットＤＲ
ＡＭの要部の構成を示す図である。図６１において、Ｄ
ＲＡＭは、行および列からなるマトリクス状に配列され
た複数のメモリセルＭＣからなるメモリセルアレイ５０
０を含む。１本のワード線ＷＬに１行のメモリセルが接
続される。１本の列線ＣＬに１列のメモリセルＭＣが接
続される。通常この列線ＣＬは１対のビット線から構成
される。１本のワード線ＷＬはこの１対のビット線のう
ちの一方のビット線との交点に位置するメモリセルを選
択状態とする。１Ｍ（メガ）ＤＲＡＭにおいてはメモリ
セルＭＣは１０２４×１０２４列のマトリクス状に配列
される。すなわち、このメモリセルアレイ５００は１０
２４本のワード線ＷＬと１０２４本の列線ＣＬ（１０２
４対のビット線）を含む。
【００１８】ＤＲＡＭはさらに、外部から与えられる行
アドレス（図示せず）をデコードし、メモリセルアレイ
５００の対応の行を選択するロウデコーダ５０２と、こ
のロウデコーダ５０２により選択されたワード線に接続
されるメモリセルのデータを検知し増幅するセンスアン
プと、外部から与えられる列アドレス（図示せず）をデ
コードし、このメモリセルアレイ５００の対応の列を選
択するコラムデコーダを含む。図６１においてはセンス
アンプとコラムデコーダとが１つのブロック５０４で示
される。このＤＲＡＭがデータの入出力を１ビット単位
で行なう×１ビット構成の場合、コラムデコーダにより
１本の列線ＣＬ（ビット線対）が選択される。ＤＲＡＭ
が４ビット単位でデータの入出力を行なう×４ビット構
成の場合、コラムデコーダにより４本の列線ＣＬが選択
される。ブロック５０４のセンスアンプは各列線（ビッ
ト線対）ＣＬに対して１個ずつ設けられる。
【００１９】このＤＲＡＭ内のメモリセルＭＣへデータ
を書込むかまたはこのメモリセルＭＣからデータを読出
すメモリアクセス時においては、以下の動作が行なわれ
る。まずロウデコーダ５０２へ行アドレスが与えられる
。ロウデコーダ５０２はこの行アドレスをデコードし、
メモリセルアレイ５００内の１本のワード線ＷＬの電位
を“Ｈ”に立上げる。この選択されたワード線ＷＬに接
続される１０２４ビットのメモリセルＭＣのデータが対
応の列線ＣＬ上へ伝達される。この列線ＣＬ上のデータ
はブロック５０４に含まれるセンスアンプにより増幅さ
れる。この選択されたワード線ＷＬに接続されるメモリ
セルのうちデータの書込みまたは読出しを受けるメモリ
セルの選択はブロック５０４に含まれるコラムデコーダ
からの列選択信号により行なわれる。
【００２０】前述の高速モード時においては、ブロック
５０４に含まれるコラムデコーダに対し列アドレスが順
次与えられる。スタティックコラムモード動作時におい
ては、所定時間ごとに与えられる列アドレスを新たな列
アドレスとしてコラムデコーダがデコードし、この選択
されたワード線ＷＬに接続されるメモリセルを列線ＣＬ
を介して選択する。ページモード時においては、コラム
デコーダへは、信号／ＣＡＳの各トグルごとに新たな列
アドレスが与えられ、コラムデコーダはこの列アドレス
をデコードして対応の列線を選択する。このように１本
のワード線ＷＬを選択状態とし列アドレスのみを変える
ことによりこの選択されたワード線ＷＬに接続される１
行のメモリセルＭＣへ高速でアクセスすることができる
。
【００２１】図６２は従来の１ＭビットＣＤＲＡＭの一
般的構成を示す図である。図６２において従来のＣＤＲ
ＡＭは、図６１に示す標準ＤＲＡＭの構成に加えて、Ｓ
ＲＡＭ５０６と、ＤＲＡＭのメモリセルアレイ５００の
１行とＳＲＡＭ５０６との間でのデータ転送を行なうた
めのトランスファーゲート５０８を含む。ＳＲＡＭ５０
６は、ＤＲＡＭメモリセルアレイ５００の１行のデータ
を同時に格納することができるように、このメモリセル
アレイ５００の各列線ＣＬに対応して設けられるキャッ
シュレジスタを含む。このキャッシュレジスタは、した
がって１０２４個設けられる。またこのキャッシュレジ
スタはＳＲＡＭセルにより構成される。この図６２に示
すＣＤＲＡＭの構成の場合、外部からキャッシュヒット
を示す信号が与えられた場合、このＳＲＡＭ５０６への
アクセスが行なわれ、高速でメモリへアクセスすること
ができる。キャッシュミス（ミスヒット）時においては
、ＤＲＡＭ部へアクセスが行なわれる。
【００２２】上述のような大容量のＤＲＡＭと高速のＳ
ＲＡＭとを同一チップ上に集積したＣＤＲＡＭは、たと
えば特開昭６０−７６９０号公報および特開昭６２−３
８５９０号公報などに開示されている。
【００２３】
【発明が解決しようとする課題】上述のような従来のＣ
ＤＲＡＭの構成においては、ＤＲＡＭメモリセルアレイ
５００の列線（ビット線対）ＣＬとＳＲＡＭ（キャッシ
ュメモリ）５０６の列線（ビット線対）が１対１対応の
関係でトランスファーゲート５０８を介して接続される
。すなわち、この上述の従来のＣＤＲＡＭの構成におい
ては、ＤＲＡＭメモリセルアレイ５００におけるワード
線ＷＬ１本に接続されるメモリセルのデータと、このメ
モリセルアレイ５００の１行と同数個のＳＲＡＭセルの
データとをトランスファーゲート５０８を介して双方向
一括転送する構成がとられる。この構成においては、Ｓ
ＲＡＭ５０６がキャッシュメモリとして用いられ、ＤＲ
ＡＭがメインメモリとして用いられる。
【００２４】この場合、キャッシュのいわゆるブロック
サイズは、ＳＲＡＭ５０６において、１回のデータ転送
でその内容が書換えられるビットの数と考えられる。し
たがって、このブロックサイズはＤＲＡＭメモリセルア
レイ５００の１本のワード線ＷＬに物理的に結合される
メモリセルの数と同数になる。図６１および図６２に示
すように１本のワード線ＷＬに１０２４個のメモリセル
が物理的に接続されている場合には、ブロックサイズは
１０２４となる。
【００２５】一般的に、ブロックサイズが大きいとヒッ
ト率が上昇する。しかしながら、同一のキャッシュメモ
リサイズの場合、ブロックサイズに反比例してセット数
が減少するため逆にヒット率は減少する。たとえば、キ
ャッシュサイズが４Ｋビットの場合、ブロックサイズが
１０２４であればセット数は４となるが、ブロックサイ
ズが３２であればセット数は１２８となる。したがって
、従来のＣＤＲＡＭの構成の場合、ブロックサイズが必
要以上に大きくなり、キャッシュヒット率をそれほど改
善することができないという問題が生じる。
【００２６】ブロックサイズを小さくする構成はたとえ
ば特開平１−１４６１８７号公報に示されている。この
先行技術においては、ＤＲＡＭアレイおよびＳＲＡＭア
レイは列線（ビット線対）が１対１対応に配置されるが
、それぞれ列方向に複数のブロックに分割される。ブロ
ックの選択はブロックデコーダにより行なわれる。キャ
ッシュミス（ミスヒット）時にはブロックデコーダによ
り１つのブロックが選択される。選択されたＤＲＡＭブ
ロックとＳＲＡＭブロックとの間でのみデータの転送が
行なわれる。この構成に従えばキャッシュメモリのブロ
ックサイズを適当な大きさに低減することができるが、
以下のような問題点が未解決として残る。
【００２７】図６３は１ＭビットＤＲＡＭアレイの標準
的なアレイ構成を示す図である。図６３において、ＤＲ
ＡＭアレイは８つのメモリブロックＤＭＢ１〜ＤＭＢ８
に分割される。メモリブロックＤＭＢ１〜ＤＭＢ８に対
し共通にロウデコーダ５０２がメモリアレイの長辺方向
の一方側に設けられる。メモリブロックＤＭＢ１〜ＤＭ
Ｂ８の各々に対して（センスアンプ＋コラムデコーダ）
ブロック５０４−１〜５０４−８が設けられる。
【００２８】メモリブロックＤＭＢ１〜ＤＭＢ８はそれ
ぞれ１２８Ｋビットの容量を備える。この図６３におい
ては、１つのメモリブロックＤＭＢが１２８行・１０２
４列に配置されている場合が一例として示される。１本
の列線ＣＬは、１対のビット線ＢＬ，／ＢＬにより構成
される。
【００２９】この図６３に示すように、ＤＲＡＭメモリ
セルアレイを複数のブロックに分割すれば１本のビット
線ＢＬ（および／ＢＬ）の長さは短くなる。データ読出
し時には、メモリセル内のキャパシタ（メモリセルキャ
パシタ）に蓄積された電荷が対応のビット線ＢＬ（また
は／ＢＬ）に伝達される。このときビット線ＢＬ（また
は／ＢＬ）に生じる電位変化量はメモリセルキャパシタ
の容量Ｃｓとビット線ＢＬ（または／ＢＬ）の容量Ｃｂ
の比，Ｃｓ／Ｃｂ，に比例する。ビット線ＢＬ（または
／ＢＬ）の長さが短くなればビット線容量Ｃｂが小さく
なる。これにより、ビット線に生じる電位変化量を大き
くすることができる。
【００３０】また動作時においてはロウデコーダ５０２
により選択されたワード線ＷＬを含むメモリブロック（
図６３においてメモリブロックＤＭＢ２）に対するセン
ス動作のみが行なわれ、残りのブロックにおいてはスタ
ンバイ状態が維持される。これにより、センス動作時に
おけるビット線充放電に伴う消費電力を低減することが
できる。
【００３１】この図６３に示すようなＤＲＡＭにおいて
、上述のブロック分割方式のＣＤＲＡＭを適用した場合
、各メモリブロックＤＭＢ１〜ＤＭＢ８に対しＳＲＡＭ
レジスタおよびブロックデコーダを設ける必要がある。 このためチップ面積が著しく増大するという問題が生じ
る。
【００３２】また、上述のごとくＤＲＡＭアレイとＳＲ
ＡＭアレイとはビット線が１対１に対応している。メイ
ンメモリとキャッシュメモリとの間のメモリのマッピン
グ方式としてダイレクトマッピング方式を採用した場合
、図６２に示すように、ＳＲＡＭ５０６は１行に配列さ
れた１０２４個のキャッシュレジスタで構成される。 この場合、ＳＲＡＭキャッシュの容量は１Ｋビットとな
る。
【００３３】またマッピング方式として４ウェイセット
アソシアティブ方式を採用した場合、図６４に示すよう
にＳＲＡＭアレイ５０６は４行のキャッシュレジスタ５
０６ａ〜５０６ｄを含む。この４行のキャッシュレジス
タ５０６ａ〜５０６ｄのうちの１行がウェイアドレスに
従ってセレクタ５１０により選択される。この場合ＳＲ
ＡＭキャッシュの容量は４Ｋビットとなる。
【００３４】上述のようにＤＲＡＭアレイとキャッシュ
メモリとの間のメモリセルのマッピング方式はそのチッ
プ内部の構成により決定される。マッピング方式を変化
させると上述のようにキャッシュサイズも変更する必要
がある。
【００３５】また上述のいずれのＣＤＲＡＭの構成にお
いても、ＤＲＡＭアレイとＳＲＡＭアレイとはビット線
が１対１に対応しているため、このＤＲＡＭアレイの列
アドレスとＳＲＡＭアレイの列アドレスとは必然的に同
一となり、ＤＲＡＭアレイのメモリセルをＳＲＡＭアレ
イの任意の位置へマッピングするフルアソシアティブ方
式を実現することは原理的に不可能である。
【００３６】ＤＲＡＭとＳＲＡＭとを同一チップ上に集
積した半導体記憶装置の他の構成はまた特開平２−８７
３９２号公報に開示されている。この先行技術において
は、ＤＲＡＭアレイとＳＲＡＭアレイとが内部データバ
スを介して接続される。この内部共通データバスは装置
外部とデータの入出力を行なうための入出力バッファに
接続される。このＤＲＡＭアレイとＳＲＡＭアレイとは
それぞれ別々のアドレスにより選択位置を指定すること
ができる。しかしこの先行技術の構成においてはＤＲＡ
ＭアレイとＳＲＡＭアレイとの間のデータ転送は内部の
共通データバスを介して行なわれているため、一度に転
送することのできるビット数はこの内部データバス線数
により制限を受け、高速でキャッシュメモリの内容を書
換えることはできない。したがって、前述のようにＳＲ
ＡＭキャッシュを標準ＤＲＡＭの外部に設ける構成の場
合と同様、このＤＲＡＭアレイとＳＲＡＭアレイとの間
のデータ転送速度がネックとなり高速キャッシュメモリ
システムを構築することはできない。
【００３７】またＣＤＲＡＭに限らず、一般に、半導体
記憶装置においては様々な内部電圧が発生される。この
ような内部電圧の１つに基板バイアス電圧がある。
【００３８】図６５は基板バイアス電圧発生回路を備え
る半導体記憶装置の全体の構成を概略的に示す図である
。図６５に示す半導体記憶装置９５０は、複数のメモリ
セル、センスアンプなどを含むメモリ・アレイ９５１と
、メモリ・アレイ９５１へのアクセスを制御するための
周辺回路９５２を含む。この周辺回路９５２は、アドレ
スバッファ、アドレスデコーダ、各種動作タイミングを
決定する内部クロック信号を発生する制御信号発生回路
等を含む。
【００３９】この半導体記憶装置９５０はさらに、この
半導体記憶装置９５０が形成される半導体チップ基板に
所定のバイアス電位Ｖｂｂを与える基板バイアス発生回
路９５３を含む。この基板バイアス発生回路９５３から
の基板バイアス電圧Ｖｂｂは、半導体記憶装置が形成さ
れる半導体基板がＰ型半導体で形成される場合、この半
導体基板を所定の負電位にバイアスする。この基板バイ
アス電圧により基板電位を安定にし、そこに形成される
ＭＯＳトランジスタ（絶縁ゲート電界効果トランジスタ
）のしきい値電圧の安定化、信号線と基板との容量結合
の防止、およびＭＯＳトランジスタの接合容量の低減を
図る。このようなオン・チップの基板バイアス発生回路
は、図６６に示すような構成を一般的に有している。
【００４０】図６６に示す基板バイアス発生回路９５３
は、所定の周期でクロック信号を発生する発振回路９５
５と、発振回路９５５からのクロック信号に応答してチ
ャージ・ポンプ動作により基板電圧Ｖｂｂを発生するチ
ャージポンプ回路９５６を含む。
【００４１】発振回路９５５はリングオシレータからな
り、奇数段の縦続接続されたインバータ回路を含む。こ
のため発振回路９５５の占有面積が大きくなり、基板バ
イアス発生回路の占有面積を小さくすることができない
という問題が生じる。特に、ＤＲＡＭとＳＲＡＭとが同
一基板上に集積化されたキャッシュ内蔵半導体記憶装置
においては、できるだけその内部回路を低占有面積で形
成することが望まれる。このため、低占有面積のＣＤＲ
ＡＭを構築するのが困難になるという問題が生じる。
【００４２】また、発振回路９５５は、常時発振動作を
行なうため、その発振動作に応じて電流を消費している
ため、半導体記憶装置の消費電流を低減することができ
ないという問題が生じる。
【００４３】またこのような内部電圧の１つにワード線
昇圧方式における昇圧電圧がある。ＤＲＡＭのメモリセ
ルは、一般に図６７に示すような構成を備えている。図
６７において、ＤＲＡＭセルは、情報を電荷の形態で記
憶するためのメモリセルキャパシタＣｍと、ワード線Ｄ
ＷＬ上の信号電位に応答してメモリセルキャパシタＣｍ
をビット線ＤＢＬａへ接続するメモリセルトランジスタ
Ｔｍを含む。キャパシタＣｍの一方電極（セルプレート
）は所定の電位Ｖｓｇに接続される。トランジスタＴｍ
はＭＯＳトランジスタで構成される。ＭＯＳトランジス
タは一般にそのゲートに与えられる電圧からそのしきい
値電圧Ｖｔｈだけ引いた電圧しか伝達できないという特
性を備える。たとえばワード線ＤＷＬが選択時に５Ｖと
なったとき、トランジスタＴｍのしきい値電圧が１Ｖの
場合、キャパシタＣｍの格納電圧は最大４Ｖとなる。 このようにキャパシタＣｍにおける記憶電圧のトランジ
スタＴｍのしきい値電圧による低下を防止するために、
ワード線ＤＷＬの電圧を電源電圧以上に昇圧するワード
線昇圧方式が一般にとられる。このワード線昇圧方式は
、ＤＲＡＭの動作電源電圧が３．３Ｖなどのように低い
電圧となった場合により確実に十分な信号電荷をキャパ
シタＣｍに格納するために一般に用いられる。
【００４４】図６８は、ワード線昇圧のために用いられ
る回路の構成の一例を示す図である。図６８において、
ワード線駆動信号φｘを発生する回路は、所定の、電源
電圧以上の昇圧電圧を発生する昇圧回路９６１と、内部
アドレスＡＤＤをデコードし、対応のワード線を選択し
、該選択されたワード線上へ昇圧回路９６１からの昇圧
信号をワード線駆動信号φｘとして伝達するロウデコー
ダ９６２を含む。昇圧回路９６１からの昇圧信号は、一
般に、ワード線駆動時に最初から昇圧されるのではなく
、一般には、メモリセルのリストア時（再書込み時）に
昇圧される。
【００４５】図６９は図６８に示す昇圧回路の具体的構
成の一例を示す図である。この図６９に示すワード線昇
圧回路の構成は、たとえば特開昭６２−２１２９９７号
公報に示されている。図６９において、昇圧回路９６１
は、内部制御信号ｒａｓＡを受け、所定の時間遅延させ
て制御信号ｄｒ１を発生する３段の縦続接続されたイン
バータＶＮ４，ＶＮ５およびＶＮ６と、制御信号ｒａｓ
Ａを所定時間遅延させかつ反転して内部制御信号ｄｒ２
を発生する３段の縦続接続されたインバータＶＮ１，Ｖ
Ｎ２およびＶＮ３を含む。インバータＶＮ１〜ＶＮ３が
与える遅延時間は、インバータＶＮ４〜ＶＮ６が与える
遅延時間よりも大きい。
【００４６】昇圧回路９６１はさらに、昇圧電圧を発生
するためのブースト容量Ｃｐ１と、制御信号ｄｒ２およ
びプリチャージ信号ＰＣに応答してブースト容量Ｃｐ１
へ昇圧指示信号を与えるトランジスタＴＱ５〜ＴＱ１１
を含む。トランジスタＴＱ５およびＴＱ６はそのゲート
に制御信号ｄｒ２を受ける。トランジスタＴＱ５は制御
信号ｄｒ２が“Ｌ”のときオン状態となり動作電源電圧
Ｖｃｃを伝達する。トランジスタＴＱ６は、トランジス
タＱＴ７およびＴＱ８によりそのゲートに一定の電圧を
与えられて常時オン状態となり、トランジスタＱＴ５か
ら伝達された電圧をレベル制限して容量Ｃｐ１の入力側
電極へ伝達する。トランジスタＴＱ９は、制御信号ｄｒ
２が与えられるまで容量Ｃｐ１の入力側電極を接地電位
に保持する。トランジスタＴＱ１０およびＴＱ１１は、
プリチャージ信号ＰＣに応答してオン状態となり、トラ
ンジスタＴＱ５の出力ノード（ドレイン電極）および容
量Ｃｐ１の入力側電極を確実に接地電位に保持する。ト
ランジスタＴＱ７およびＴＱ８はダイオード接続されて
おり、かつ互いに反平行に接続される。トランジスタＴ
Ｑ７はトランジスタＴＱ６のゲート電圧をＶＣ−Ｖｔｈ
にクランプする。トランジスタＴＱ８はトランジスタＴ
Ｑ６のゲート電圧をＶＣ＋Ｖｔｈにクランプする。ここ
でＶｔｈはトランジスタＴＱ７およびＴＱ８のしきい値
電圧である。
【００４７】一定電圧ＶＣは電源電圧Ｖｃｃと接地電位
との間に直列に設けられたダイオード接続されたトラン
ジスタＴＱ１５〜ＴＱ１８により発生される。トランジ
スタＴＱ１５のコンダクタンスがトランジスタＴＱ１６
〜ＴＱ１８のコンダクタンスよりも十分小さいため、一
定電圧ＶＣは、ＶＣ＝３Ｖｔｈで与えられる。
【００４８】昇圧回路９６１はさらに、ブースト容量Ｃ
ｐ１の出力側電極を所定の電位にプリチャージするため
のトランジスタＴＱ１と、制御信号ｄｒ１に応答してワ
ード線駆動信号φｘを発生するトランジスタＴＱ２〜Ｔ
Ｑ４を含む。トランジスタＴＱ１はプリチャージ信号Ｐ
Ｃに応答してオン状態となり、容量Ｃｐ１の出力側電極
を電源電位Ｖｃｃにプリチャージする。
【００４９】トランジスタＴＱ２は、その基板とソース
とが接続されており、かつ制御信号ｄｒ１がオン状態と
なったとき、ブースト容量Ｃｐ１の出力側電圧を伝達し
て昇圧ワード線駆動信号φｘを発生する。トランジスタ
ＴＱ３は、制御信号ｄｒ１の“Ｈ”に応答してオン状態
となり、常時オン状態のトランジスタＴＱ４を介してワ
ード線駆動信号φｘを“Ｌ”に立下げる。トランジスタ
ＴＱ４のゲートへは電源電圧Ｖｃｃが与えられており、
これによりトランジスタＴＱ３のドレインへ昇圧電圧が
印加されるのを防止する。次に動作についてその動作波
形図である図７０を参照して説明する。
【００５０】ＤＲＡＭが非選択状態の場合には、プリチ
ャージ信号ＰＣが“Ｈ”であり、内部制御信号ｒａｓＡ
は“Ｌ”である。ここで制御信号ｒａｓＡは外部からの
ロー・アドレス・ストローブ信号／ＲＡＳに応答して内
部で発生される正論理の制御信号である。このプリチャ
ージ状態においては、トランジスタＴＱ１，ＴＱ１０お
よびＴＱ１１がオン状態であり、ブースト容量Ｃｐ１の
出力側電極が、Ｖｃｃ−Ｖｔｈにプリチャージされる。 またブースト容量Ｃｐ１の入力側電極は接地電位に放電
される。またワード線駆動信号φｘはトランジスタＴＱ
４およびＴＱ３により“Ｌ”に放電される。
【００５１】信号／ＲＡＳが“Ｌ”に立下がりＤＲＡＭ
が選択状態に入ると、プリチャージ信号ＰＣが“Ｌ”、
制御信号ｒａｓＡが“Ｈ”に立上がる。まずトランジス
タＴＱ１がオフ状態となり、ブースト容量Ｃｐ１の出力
側電極は電圧Ｖｃｃ−Ｖｔｈの電位にフローティング状
態とされる。またトランジスタＴＱ１０およびＴＱ１１
がオフ状態となる。
【００５２】この制御信号ｒａｓＡの“Ｈ”への立上が
りに応答して、まず制御信号ｄｒ１が“Ｌ”に立下がる
。これにより、トランジスタＴＱ２がオン状態、トラン
ジスタＴＱ３がオフ状態となる。トランジスタＴＱ２の
オン状態により、ワード線駆動信号φｘは、ブースト容
量Ｃｐ１のプリチャージ電圧（Ｖｃｃ−Ｖｔｈ）に従っ
たハイレベル（Ｖｃｃ−Ｖｔｈ）に立上がる。このワー
ド線駆動信号φｘはロウデコーダを介して選択されたワ
ード線上へ伝達され、続いてセンス動作などが行なわれ
る。
【００５３】続いて制御信号ｄｒ２が“Ｌ”に立下がる
と、トランジスタＴＱ９がオフ状態となり、トランジス
タＴＱ５がオン状態となり、トランジスタＴＱ６の一方
電極へ電圧Ｖｃｃを伝達する。トランジスタＴＱ６のゲ
ート電圧は、トランジスタＴＱ５からの電源電圧Ｖｃｃ
より上昇する（セルフブートストラップ動作）が、トラ
ンジスタＴＱ８により電圧ＶＣ＋Ｖｔｈにクランプされ
る。電圧ＶＣは電源電圧Ｖｃｃよりも低い電圧である。 したがって、ブースト容量Ｃｐ１の入力側電極に伝達さ
れる電圧は一定電圧ＶＣとなる。このブースト容量Ｃｐ
１へ与えられた電圧ＶＣにより、その出力側電極電圧は
プリチャージ電圧Ｖｃｃ−Ｖｔｈ＋ＶＣとなる。このブ
ースト容量Ｃｐ１の昇圧電圧はトランジスタＴＱ２を介
してワード線駆動信号φｘとして伝達される。トランジ
スタＴＱ２の基板とソースとが接続されているため、電
圧ＶＣを３・Ｖｔｈとすると、昇圧ワード線駆動信号φ
ｘの昇圧レベルはＶｃｃ−Ｖｔｈ＋３・Ｖｔｈ、すなわ
ちＶｃｃ＋２・Ｖｔｈとなる。
【００５４】上述のように、ワード線駆動信号φｘを電
源電圧Ｖｃｃレベルよりもさらに昇圧することにより、
メモリセルキャパシタには十分な電荷が信号損失なく格
納されるとともに、データ読出し時においては高速でキ
ャパシタＣｍに格納された電荷がビット線ＤＢＬａ上へ
伝達されることになる。しかしながら、このようなワー
ド線昇圧信号を発生するための昇圧回路を設けた場合、
トランジスタ素子数が多く、またその回路規模構成も複
雑であり、小占有面積の昇圧回路を形成することができ
ず、半導体記憶装置のチップ面積を低減することができ
ないという問題が生じる。
【００５５】また、この昇圧回路においては、昇圧され
たワード線駆動信号の昇圧レベルを保持するために、発
振信号を別のブースト容量の入力側電極へ印加し、この
別のブースト容量の出力側電極から供給される電荷をダ
イオード接続されたトランジスタを介してトランジスタ
ＴＱ２の出力端子へ供給する構成が設けられる。この別
のブースト容量による電荷供給によりワード線駆動信号
φｘの昇圧レベルのリーク電流による低下が防止される
。しかしながら、この場合においては、発振信号が用い
られるため、この発振信号を供給するための発振回路が
必要とされることになり、上述の基板バイアス発生回路
の場合と同様に、消費電力が増大するとともに、さらに
この昇圧回路の占有面積が増大し、半導体記憶装置の高
密度高集積化に対する障害となる。
【００５６】それゆえ、この発明の目的は、小占有面積
で所望の内部電圧を発生することのできる内部電圧発生
回路を備えた半導体記憶装置を提供することである。
【００５７】この発明の他の目的は低消費電流で所望の
内部電圧を発生することのできる半導体装置を提供する
ことである。
【００５８】この発明のさらに他の目的は、高密度高集
積化されかつ低消費電力のキャッシュ内蔵半導体記憶装
置を提供することである。
【００５９】この発明のさらに他の目的は、低占有面積
、低消費電流の内部電圧発生回路を備えたクロック同期
型半導体記憶装置を提供することである。
【００６０】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、外部から与えられる制御信号に応答して所望
の内部電圧を発生する内部電圧発生回路を備える。この
外部制御信号は半導体記憶装置へのアクセスの有無にか
かわらず繰り返し発生される。
【００６１】
【作用】外部から繰り返し与えられる制御信号を用いる
ことにより、発振回路等が不必要となり、小占有面積で
かつ簡易な回路構成が内部電圧発生回路が得られる。
【００６２】また、発振信号を発生するための発振回路
が不必要となるため、低消費電流化を実現する。
【００６３】
【発明の実施例】図１は、この発明の一実施例である半
導体記憶装置の全体の構成の一例を示す図である。この
図１に示す半導体記憶装置は、高速メモリとしてのＳＲ
ＡＭと大容量メモリとしてのＤＲＡＭ等が同一半導体チ
ップ上に集積化されたキャッシュ内蔵半導体記憶装置（
ＣＤＲＡＭ）から構成される。
【００６４】図１において、ＣＤＲＡＭは、ＤＲＡＭ１
００とＳＲＡＭ２００とを含む。ＤＲＡＭ１００は、４
ＭビットのＤＲＡＭアレイ１０１と、与えられたＤＲＡ
Ｍ用内部行アドレスをデコードし、このＤＲＡＭアレイ
１０１から４行を選択するＤＲＡＭロウデコーダブロッ
ク１０２と、与えられたＤＲＡＭ用内部行アドレスをデ
コードし、このＤＲＡＭアレイ１０１から４行を選択す
るＤＲＡＭロウデコーダブロック１０２と、与えられた
ＤＲＡＭ用内部列アドレスをデコードし、通常動作モー
ド（アレイアクセス：ＤＲＡＭアレイへのアクセス）時
には、この選択された４行からそれぞれ１列を選択する
ＤＲＡＭコラムデコーダブロック１０３と、選択された
行に接続されるメモリセルのデータを検知し増幅するＤ
ＲＡＭセンスアンプＤＳＡと、ブロック１０３からの列
選択信号に応答してデータ転送モード時においてこのＤ
ＲＡＭ１０１の１６ビットを選択してアレイアクセスモ
ード時においてはこの１６ビットからさらに４ビットの
メモリセルを選択する選択ゲートＳＧとからなるブロッ
ク１０４を含む。
【００６５】ＳＲＡＭ２００は、１６Ｋビットの容量を
有するＳＲＡＭアレイ２０１と、ＳＲＡＭ用内部行アド
レスをデコードし、このＳＲＡＭアレイ２０１から対応
の４行を選択するＳＲＡＭロウデコーダブロック２０２
と、ＳＲＡＭ用内部列アドレスをデコードし、選択され
た４行それぞれから１ビットを選択して内部データバス
２５１へ接続し、かつデータ読出し時においてはこの選
択されたＳＲＡＭセルの情報を検知し増幅するＳＲＡＭ
コラムデコーダおよびＳＲＡＭセンスアンプからなるコ
ラムデコーダ／センスアンプブロック２０３を含む。Ｄ
ＲＡＭ２００とＳＲＡＭ２００との間の双方向転送ゲー
ト回路２１０が設けられる。図１において内部データバ
ス２５１は、双方向転送ゲート回路２１０に接続される
構成であってもよく、またコラムデコーダ／センスアン
プブロック２０３の出力部に（または入力）に接続され
る構成であってもよい。図１においては、アレイアクセ
スモードの場合には、ＤＲＡＭ１００へのデータの入出
力が共通データバス２５１および双方向転送ゲート回路
２１０を介して行なわれるため（この構成については後
に説明する）、共通データバス２５１は双方向転送ゲー
ト回路２１０に結合されるように示される。
【００６６】このＣＤＲＡＭはさらに、外部から与えら
れる制御信号、アウトプットイネーブル信号Ｇ＃、ライ
トイネーブル信号Ｗ＃、チップセレクト信号Ｅ＃、キャ
ッシュヒット信号ＣＨ＃、キャッシュ禁止信号（アレイ
アクセス指示信号）ＣＩ＃、リフレッシュ指示信号ＲＥ
Ｆ＃、およびコマンドレジスタ信号ＣＲ＃を受け、内部
制御信号Ｇ、Ｗ、Ｅ、ＣＨ、ＣＩ、ＲＥＦおよびＣＲを
発生する制御クロックバッファ２５０と、ＤＲＡＭ用の
内部アドレスｉｎｔ−ＡａおよびＳＲＡＭ用の内部アド
レスｉｎｔ−Ａｃを発生するアドレスバッファ２５２と
、外部から与えられるクロック信号Ｋをバッファ処理す
るクロックバッファ２５４を含む。
【００６７】制御クロックバッファ２５０は、クロック
バッファ２５４からの内部クロックの立上がりに応答し
て与えられた制御信号を取込み内部制御信号を発生する
。クロックバッファ２５４の出力はまたアドレスバッフ
ァ２５２へも与えられる。アドレスバッファ２５２は、
このクロックバッファ２５４からのクロックＫの立上が
りエッジで内部チップセレクト信号Ｅが活性状態のとき
に、与えられた外部アドレスＡａおよびＡｃを取込み、
内部アドレスｉｎｔ−Ａａおよびｉｎｔ−Ａｃを発生す
る。
【００６８】図１に示すＣＤＲＡＭはさらに、内部リフ
レッシュ指示信号ＲＥＦに応答して活性化され、ＤＲＡ
Ｍアレイのリフレッシュアドレスを発生するカウンタ回
路２５６と、内部リフレッシュ指示信号ＲＥＦに応答し
てこのカウンタ回路２５６からのリフレッシュアドレス
とアドレスバッファ２５２からの内部行アドレスのいず
れか一方をＤＲＡＭロウデコーダブロック１０２へ与え
るアドレスマルチプレクス回路２５８と、各種の内部制
御信号Ｅ、ＣＨ、ＣＩおよびＲＥＦに応答してＤＲＡＭ
１００を駆動するための各種制御信号を発生するＤＲＡ
Ｍアレイ駆動回路２６０と、内部制御信号Ｅ、ＣＨおよ
びＣＩに応答して双方向転送ゲート制御回路２１０の転
送動作を制御する信号を発生する転送ゲート制御回路２
６２と、内部チップセレクト信号Ｅに応答してＳＲＡＭ
２００を駆動するための各種制御信号を発生するＳＲＡ
Ｍアレイ駆動回路２６４を含む。
【００６９】リフレッシュ指示信号ＲＥＦが発生された
場合、ＤＲＡＭアレイ駆動回路２６０は、ＤＲＡＭアレ
イにおける行選択に関連する回路部分のみを駆動する。 転送ゲート制御回路２６２は、また、リフレッシュ指示
信号ＲＥＦが発生された場合、双方向転送ゲート回路２
１０をディスエーブル状態とし、ＳＲＡＭアレイ２０１
とＤＲＡＭアレイ１０１とを電気的に切離す構成を備え
ていてもよい。
【００７０】ＣＤＲＡＭはさらに、内部制御信号ＣＲに
応答して活性化され、外部からのライトイネーブル信号
Ｗ＃とコマンドアドレスＡｒ（Ａｒ０およびＡｒ１）に
応答してＣＤＲＡＭの動作モードを指定するためのコマ
ンドＣＭを発生するコマンドレジスタ２７０と、内部制
御信号Ｇ，Ｅ，ＣＨ，ＣＩおよびＷと特殊モード指定コ
マンドＣＭに従ってデータの入出力を制御するデータ入
出力制御回路２７２と、データ入出力制御回路２７２の
制御の下に、共通データバス２５１と装置外部との間で
のデータの入出力を行なうための入出力バッファと出力
レジスタとからなる入出力回路２７４を含む。
【００７１】入出力回路２７４に出力レジスタが設けら
れているのはこのＣＤＲＡＭの特殊モードであるラッチ
出力モードおよびレジスタ出力モードを実現するためで
ある。データ入出力制御回路２７２は、特殊モードコマ
ンドＣＭが指定するモードに従ってデータの入出力タイ
ミングの設定のみならずデータの入出力態様を設定する
。図１においては、データ入出力がピン端子ＤＱ０〜Ｄ
Ｑ３を介して行なわれ、かつデータ書込み時においてマ
クスをかけるビットを指定するピン端子Ｍ０〜Ｍ３の構
成の場合のデータ入出力ピンの態様が一例として示され
る。このマスクトライトモードについては後に詳細に説
明する。
【００７２】図１に示すＣＤＲＡＭは、さらにクロック
バッファ２５４からの内部クロック信号Ｋに応答して各
種所望の内部電圧を発生する内部電圧発生回路８００を
含む。この発明の実施例は、内部電圧発生回路８００を
クロック信号Ｋに従って駆動することを特徴とする。し
かしまず、このＣＤＲＡＭが外部クロックＫに従ってど
のようにクロック同期動作をしているかおよびＣＤＲＡ
Ｍの内部構成の詳細について説明する。
【００７３】図２はこの発明の一実施例である半導体記
憶装置のメモリアレイ部の構成を概略的に示す図である
。図２において、半導体記憶装置は、行および列からな
るマトリクス状に配列されたダイナミック型メモリセル
を含むＤＲＡＭアレイ１と、行および列からなるマトリ
クス状に配列されたスタティック型メモリセルからなる
ＳＲＡＭアレイ２と、このＤＲＡＭアレイ１とＳＲＡＭ
アレイ２との間でのデータ転送を行なうための双方向転
送ゲート回路３を含む。
【００７４】ＤＲＡＭアレイ１はその記憶容量が１Ｍビ
ットの場合１０２４本のワード線ＷＬと１０２４対のビ
ット線ＢＬ，／ＢＬを含む。このＤＲＡＭアレイ１は行
および列方向にそれぞれ沿って複数のブロックに分割さ
れる。図２においては、ＤＲＡＭアレイ１は列方向に８
個のブロックＭＢｉ１〜ＭＢｉ８（ｉ＝１〜４）に分割
され、かつ行方向に４つのブロックＭＢ１ｊ〜ＭＢ４ｊ
（ｊ＝１〜８）に分割され、合計３２個のメモリブロッ
クに分割された場合が一例として示される。
【００７５】この列方向に分割された８個のブロックＭ
Ｂｉ１〜ＭＢｉ８は１つの行ブロック１１を構成する。 行方向に分割された４つのブロックＭＢ１ｊ〜ＭＢ４ｊ
は列ブロック１２を構成する。１つの行ブロック１１に
含まれるメモリブロックＭＢｉ１〜ＭＢｉ８は１本のワ
ード線ＷＬを共有する。同一の列ブロック１２に含まれ
るメモリブロックＭＢ１ｊ〜ＭＢ４ｊはコラム選択線Ｃ
ＳＬを共有する。各メモリブロックＭＢ１１〜ＭＢ４８
それぞれに対してセンスアンプ＋ＩＯブロック１３が設
けられる。このセンスアンプ＋ＩＯブロック１３の構成
については後に説明する。コラム選択線ＣＳＬは同時に
２列（２対のビット線）を選択する。
【００７６】この半導体記憶装置はさらに、外部から与
えられるアドレスに応答してこのＤＲＡＭアレイ１から
対応の１行を選択するロウデコーダ１４と、外部から与
えられる列アドレスに応答して１本のコラム選択線ＣＳ
Ｌを選択するコラムデコーダ１５を含む。列ブロック１
２はそれぞれ互いに独立の２対のＩ／Ｏ線１６ａおよび
１６ｂを介して双方向転送ゲート回路３へ接続される。
【００７７】ＳＲＡＭアレイ２は、この双方向転送ゲー
ト回路３を介して１６対のＩ／Ｏ線にそれぞれ接続され
る１６対のビット線対ＳＢＬを含む。このＳＲＡＭアレ
イ２は、４Ｋビットの容量の場合、１６対のビット線と
２５６本のワード線とを含む。したがって、このＳＲＡ
Ｍアレイ２は、１行が１６ビットとなる。このＳＲＡＭ
アレイ２に対し、外部から与えられる行アドレスをデコ
ードし、このＳＲＡＭアレイ２の１行を選択するＳＲＡ
Ｍロウデコーダ２１と、外部から与えられる列アドレス
をデコードし、このＳＲＡＭアレイ２の対応の列を選択
するＳＲＡＭコラムデコーダ２２と、データ読出し時に
おいてこのＳＲＡＭロウデコーダ２１およびＳＲＡＭコ
ラムデコーダ２２により選択されたメモリセルのデータ
を増幅して出力するセンスアンプ回路２３を含む。
【００７８】このＳＲＡＭコラムデコーダ２２により選
択されたＳＲＡＭビット線ＳＢＬは共通データバスへ接
続され入出力バッファ（図示せず）を介して装置外部と
データの入出力が行なわれる。ＤＲＡＭロウデコーダ１
４およびＤＲＡＭコラムデコーダ１５へ与えられるアド
レスとＳＲＡＭロウデコーダ２１およびＳＲＡＭコラム
デコーダ２２へ与えられるアドレスはともに互いに独立
なアドレスでありそれぞれ異なるアドレスピン端子を介
して与えられる。次に図２に示す半導体記憶装置のデー
タ転送動作について概略的に説明する。
【００７９】まずＤＲＡＭ部分の動作について説明する
。まず、外部から与えられる行アドレスに従ってロウデ
コーダ１４が行選択動作を行ない１本のワード線ＤＷＬ
の電位を“Ｈ”に立上げる。この選択された１本のワー
ド線ＤＷＬに接続されるメモリセルから対応の１０２４
本のビット線ＢＬ（または／ＢＬ）にデータが読出され
る。
【００８０】次いで、この選択されたワード線ＤＷＬを
含む行ブロック１１に含まれるセンスアンプ（ブロック
１３に含まれる）が一斉に活性化され、各ビット線対の
電位を差動的に増幅する。このように４つの行ブロック
１１のうち１つの行ブロックのみが活性化されるのはこ
のセンス動作時におけるビット線の充放電に伴う消費電
力を低減するためである（この選択行を含む行ブロック
のみを活性化する動作方式をブロック分割動作方式と称
す）。
【００８１】次に外部から与えられる列アドレスにした
がって、ＤＲＡＭコラムデコーダ１５が列選択動作を行
ない、各列ブロック１２において１本のコラム選択線が
選択状態とされる。この１本のコラム選択線は２対のビ
ット線を選択し、この２対のビット線を該ブロック対応
に設けられた２対のＩ／Ｏ線１６ａおよび１６ｂにそれ
ぞれ接続する。これにより、ＤＲＡＭアレイ１から複数
ビット（本実施例においては１６ビット）のデータがＩ
／Ｏ線対１６ａおよび１６ｂ上に読出される。
【００８２】次にＳＲＡＭ部分の動作について説明する
。外部から与えられる行アドレスに従ってＳＲＡＭロウ
デコーダ２１が行選択動作を行ない、ＳＲＡＭアレイ２
から１本のワード線を選択する。１本のＳＲＡＭワード
線には、前述のごとく１６ビットのメモリセルが接続さ
れる。したがって、この１本のワード線の選択動作に従
って、１６個のスタティック型メモリセル（ＳＲＡＭセ
ル）が１６対のビット線ＳＢＬに接続される。
【００８３】ＤＲＡＭアレイ１に対するＩ／Ｏ線対１６
ａおよび１６ｂに１６ビットのデータが伝達された後に
、この双方向転送ゲート回路３がオン状態となり、１６
対のＩ／Ｏ線対１６ａおよび１６ｂとＳＲＡＭの１６対
のビット線ＳＢＬとがそれぞれ接続される。これにより
、ＳＲＡＭ２において既に選択されていた１６ビットの
メモリセルに対して１６対のＩ／Ｏ線対１６ａおよび１
６ｂ上に伝達されていたデータがそれぞれ書込まれる。
【００８４】ＳＲＡＭに設けられているセンスアンプ回
路２３およびコラムデコーダ２２はＳＲＡＭアレイ２に
おけるメモリセルと外部データを入出力するための内部
データ線とのデータの授受のために用いられる。
【００８５】このＳＲＡＭアレイ２におけるＳＲＡＭセ
ルを選択するためのアドレスは、ＤＲＡＭアレイ１にお
けるダイナミック型メモリセル（ＤＲＡＭセル）を選択
するためのアドレスとは全く独立に設定することが可能
である。このため、ＤＲＡＭアレイ１において選択され
た１６ビットのメモリセルはＳＲＡＭアレイ２の任意の
位置（行）のメモリセルとデータの授受を行なうことが
可能であり、ダイレクトマッピング方式、セットアソシ
アティブ方式およびフルアソシアティブ方式のすべての
マッピング方式をアレイ配置および構成を変更すること
なく実現することが可能である。
【００８６】上記説明においては、ＤＲＡＭからＳＲＡ
Ｍへの１６ビットの一括転送の動作を原理的に説明した
が、ＳＲＡＭアレイ２からＤＲＡＭアレイ１への１６ビ
ットの一括転送についても同様の動作に従って行なわれ
、単に双方向転送ゲート回路３によるデータの流れる方
向が逆になるだけである。次にこの発明によるキャッシ
ュ内蔵半導体記憶装置の構成および動作について順に詳
細に説明する。
【００８７】図３は、図２に示す半導体記憶装置の要部
の具体的構成を示す図である。図３においては、ＤＲＡ
Ｍアレイの１つのメモリブロックＭＢｉｊのデータ転送
に関連する部分が代表的に示される。図３において、Ｄ
ＲＡＭメモリブロックＭＢｉｊは、行列状に配置された
複数のＤＲＡＭセルＤＭＣを含む。ＤＲＡＭセルＤＭＣ
は１個のトランジスタＱ０と、１個のキャパシタＣ０を
含む。このメモリキャパシタＣ０の一方電極（セルプレ
ート）には一定の電位Ｖｇｇが与えられる。
【００８８】このメモリブロックＭＢｉｊはさらに、各
々に１行のＤＲＡＭセルＤＭＣが接続されるＤＲＡＭワ
ード線ＤＷＬと、各々に１列のＤＲＡＭセルがＤＭＣ接
続されるＤＲＡＭビット線対ＤＢＬを含む。このＤＲＡ
Ｍビット線対ＤＢＬは、２本のビット線ＢＬおよび／Ｂ
Ｌにより構成される。ビット線ＢＬとビット線／ＢＬに
は互いに相補な信号が伝達される。ＤＲＡＭセルＤＭＣ
は、ＤＲＡＭワード線ＤＷＬとＤＲＡＭビット線対ＤＢ
Ｌの交点にそれぞれ配置される。
【００８９】ＤＲＡＭビット線対ＤＢＬそれぞれに対し
て、対応のビット線対上の電位差を検知し増幅するため
のＤＲＡＭセンスアンプＤＳＡが設けられる。このＤＲ
ＡＭセンスアンプＤＳＡは、センスアンプ活性化信号φ
ＳＡＮＥおよび／φＳＡＰＥに応答して活性化されるセ
ンスアンプ活性回路ＳＡＫによりその動作が制御される
。ＤＲＡＭセンスアンプＤＳＡは、ｐチャネルＭＯＳト
ランジスタが交差結合され、センスアンプ駆動信号φＳ
ＡＰに応答して高電位側のビット線電位を動作電源電位
Ｖｃｃレベルにまで昇圧するための第１のセンスアンプ
部分と、ｎチャネルＭＯＳトランジスタが交差結合され
、センスアンプ駆動信号φＳＡＮに応答して低電位側の
ビット線の電位をたとえば接地電位レベルの電位Ｖｓｓ
へ放電する第２のセンスアンプ部分を含む。
【００９０】センスアンプ活性化回路ＳＡＫはセンスア
ンプ活性化信号／φＳＡＰＥに応答してオン状態となり
、ＤＲＡＭセンスアンプＤＳＡの第１のセンスアンプ部
分を活性化するためのセンスアンプ活性化トランジスタ
ＴＲ１と、センスアンプ活性化信号φＳＡＮＥに応答し
てオン状態となり、ＤＲＡＭセンスアンプＤＳＡの第２
のセンスアンプ部分を活性化するセンスアンプ活性化ト
ランジスタＴＲ２を含む。トランジスタＴＲ１はｐチャ
ネルＭＯＳトランジスタにより構成され、トランジスタ
ＴＲ２はｎチャネルＭＯＳトランジスタにより構成され
る。トランジスタＴＲ１はオン状態となったときに動作
電源電位Ｖｃｃをレベルのセンスアンプ駆動信号／φＳ
ＡＰを各センスアンプＤＳＡの一方電源ノードへ伝達す
る。トランジスタＴＲ２はオン状態となったとき、ＤＲ
ＡＭセンスアンプＤＳＡの他方電源ノードへ電位Ｖｓｓ
レベルのセンスアンプ駆動信号φＳＡＮを伝達する。 センスアンプ駆動信号線／φＳＡＰ，φＳＡＮの間には
イコライズ信号φＥＱに応答してオン状態となるイコラ
イズトランジスタＴＥＱが設けられる。
【００９１】ＤＲＡＭビット線対ＤＢＬ各々に対して、
プリチャージ・イコライズ信号φＥＱに応答して活性化
され、対応のビット線対の各ビット線を所定のプリチャ
ージ電位Ｖｂｌ（＝（Ｖｃｃ＋Ｖｓｓ）／２）にプリチ
ャージしかつイコライズするプリチャージ／イコライズ
回路ＰＥが設けられる。
【００９２】ＤＲＡＭメモリブロックＭＢｉｊはさらに
、ＤＲＡＭビット線対ＤＢＬそれぞれに対して設けられ
てコラム選択線ＣＳＬ上の信号電位に応答してオン状態
となり、対応のＤＲＡＭビット線対ＤＢＬをローカルＩ
／Ｏ線対ＬＩＯへ接続する列選択ゲートＣＳＧを含む。 コラム選択線ＣＳＬは２対のＤＲＡＭビット線に対し共
通に設けられ、これにより同時に２つのＤＲＡＭビット
線対ＤＢＬが選択される。ローカルＩ／Ｏ線対はこの同
時に選択される２対のＤＲＡＭビット線対からのデータ
をそれぞれ受けることができるように２対ＬＩＯａおよ
びＬＩＯｂが設けられる。
【００９３】このメモリブロックＭＢｉｊはさらに、ブ
ロック活性化信号φＢＡに応答してローカルＩ／Ｏ線対
ＬＩＯａおよびＬＩＯｂをそれぞれグローバルＩ／Ｏ線
対ＧＩＯａおよびＧＩＯｂへ接続するＩＯゲートＩＯＧ
ａおよびＩＯＧｂを含む。コラム選択線ＣＳＬは図２に
示す１つの列ブロックにわたって行方向に延在し、また
グローバルＩ／Ｏ線対ＧＩＯａおよびＧＩＯｂも１つの
列ブロックにわたって行方向に延在する。ローカルＩ／
Ｏ線対ＬＩＯａおよびＬＩＯｂは１つのメモリブロック
内においてのみ列方向に延在する。
【００９４】図２との対応において、Ｉ／Ｏ線１６ａお
よび１６ｂはそれぞれ、ローカルＩ／Ｏ線対ＬＩＯａお
よびＬＩＯｂと、ＩＯゲートＩＯＧａおよびＩＯＧｂと
、グローバルＩ／Ｏ線対ＧＩＯａおよびＧＩＯｂに対応
する。
【００９５】ＳＲＡＭは、それぞれに１行のＳＲＡＭセ
ルＳＭＣが接続されるＳＲＡＭワード線ＳＷＬと、それ
ぞれに１列のＳＲＡＭセルＳＭＣが接続されるＳＲＡＭ
ビット線対ＳＢＬと、ＳＲＡＭビット線対ＳＢＬそれぞ
れに設けられ対応のビット線対の電位差を検知し増幅す
るＳＲＡＭセンスアンプＳＳＡを含む。
【００９６】双方向転送ゲート回路３は、ＳＲＡＭビッ
ト線対ＳＢＬとグローバルＩ／Ｏ線ＧＩＯとの間に設け
られる双方向転送ゲートＢＴＧａおよびＢＴＧｂを含む
。双方向転送ゲートＢＴＧａおよびＢＴＧｂはともに、
データ転送指示信号φＴＳＤおよびφＴＤＳに応答して
ＳＲＡＭビット線対ＳＢＬとグローバルＩ／Ｏ線対ＧＩ
ＯａおよびＧＩＯｂとの間でのデータ転送を行なう。デ
ータ転送指示信号φＴＳＤは、ＳＲＡＭ部分からＤＲＡ
Ｍ部分へのデータ転送を指示し、データ転送指示信号φ
ＴＤＳはＤＲＡＭ部分からＳＲＡＭ部分へのデータ転送
を指示する。
【００９７】図４は双方向転送ゲートＢＴＧの構成の一
例を示す図である。図４において双方向転送ゲートＢＴ
Ｇ（ＢＴＧａまたはＢＴＧｂ）は、データ転送指示信号
φＴＳＤに応答して活性化され、ＳＲＡＭビット線対Ｓ
ＢＬ上のデータをグローバルＩ／Ｏ線対ＧＩＯへ伝達す
るドライブ回路ＤＲ１と、データ転送指示信号φＴＤＳ
に応答して活性化され、グローバルＩ／Ｏ線対ＧＩＯ上
のデータをＳＲＡＭビット線対ＳＢＬ上へ伝達するドラ
イブ回路ＤＲ２を含む。ドライブ回路ＤＲ１およびＤＲ
２は、データ転送指示信号φＴＳＤおよびφＴＤＳが不
活性状態の場合には出力ハイインピーダンス状態に設定
される。
【００９８】図５はＤＲＡＭアレイからＳＲＡＭアレイ
へのデータ転送時における動作を示す信号波形図である
。以下、図３および図５を参照してＤＲＡＭアレイから
ＳＲＡＭへのデータ転送動作について説明する。
【００９９】時刻ｔ１以前のプリチャージ指示信号φＥ
Ｑが活性状態の“Ｈ”にある間、センスアンプ活性化信
号線φＳＡＮ，／φＳＡＰ，ローカルＩ／Ｏ線対ＬＩＯ
およびグローバルＩ／Ｏ線対ＧＩＯはそれぞれＶｃｃ／
２のプリチャージ電位に保持される。またこのときプリ
チャージ・イコライズ回路ＰＥが活性化され、ＤＲＡＭ
ビット線対ＤＢＬをＶｃｃ／２のプリチャージ電位にプ
リチャージしかつ各ビット線ＢＬ，／ＢＬの電位をイコ
ライズしている。
【０１００】時刻ｔ１においてプリチャージ指示信号φ
ＥＱが立下がると、プリチャージ・イコライズ回路ＰＥ
は不活性状態となり、ＤＲＡＭビット線対ＤＢＬのイコ
ライズおよびプリチャージ動作が停止され、ＤＲＡＭビ
ット線対ＤＢＬはこのプリチャージ電位Ｖｃｃ／２でフ
ローティング状態とされる。また、イコライズトランジ
スタＴＥＱもオフ状態となり、センスアンプ駆動信号線
／φＳＡＰ，φＳＡＮがＶｃｃ／２のレベルでフローテ
ィング状態となる。
【０１０１】この後、外部から与えられるアドレスに従
ってロウデコーダ１４（図２参照）による行選択動作が
行なわれ、時刻ｔ２においてＤＲＡＭアレイ１（図２参
照）において１本のワード線ＤＷＬが選択され、この選
択ワード線ＤＷＬの電位が“Ｈ”に立上がる。この選択
ワード線ＤＷＬに接続される１行のメモリセルがそれぞ
れ対応のＤＲＡＭビット線対ＤＢＬ（ＤＲＡＭビット線
ＢＬまたは／ＢＬ）に接続され、各ＤＲＡＭビット線対
ＤＢＬの電位がその接続されるメモリセルのデータに従
って変化する。図５においては、電位“Ｈ”を記憶する
メモリセルが選択された場合のＤＲＡＭビット線対ＤＢ
Ｌの電位変化を示している。
【０１０２】時刻ｔ３においてセンスアンプ活性化信号
φＳＡＮＥが電位Ｖｓｓから動作電源電位Ｖｃｃレベル
へ立上がり、センスアンプ活性化回路ＳＡＫに含まれる
トランジスタＴＲ２がオン状態となる。これによりセン
スアンプ駆動信号φＳＡＮが“Ｌ”へ立下がり、、ＤＲ
ＡＭセンスアンプＤＳＡに含まれる第２のセンスアンプ
部が活性化され、ＤＲＡＭビット線対ＤＢＬの低電位側
のビット線の接地電位ＧＮＤレベルへの放電が行なわれ
る。
【０１０３】時刻ｔ４において、センスアンプ活性化信
号／φＳＡＰＥが電位Ｖｃｃから接地電位ＧＮＤレベル
へ立下がり、センスアンプ活性化回路ＳＡＫに含まれる
トランジスタＴＲ１がオン状態となる。これによりセン
スアンプ駆動信号／φＳＡＰが“Ｈ”へ立上がりＤＲＡ
ＭセンスアンプＤＳＡに含まれる第１のセンスアンプ部
分が活性化され、ＤＲＡＭビット線対ＤＢＬの高電位の
ビット線の電位が動作電源電位Ｖｃｃレベルにまで充電
される。
【０１０４】時刻ｔ５において、ＤＲＡＭコラムデコー
ダ１５（図２参照）による列選択信号に従って、１本の
コラム選択線ＣＳＬが選択され、この選択されたコラム
選択線ＣＳＬの電位が“Ｈ”に立上がる。これにより２
対のＤＲＡＭビット線対ＤＢＬが列選択ゲートＣＳＧを
介してローカルＩ／Ｏ線対ＬＩＯ（ＬＩＯａおよびＬＩ
Ｏｂ）へ接続される。この結果、選択されたＤＲＡＭビ
ット線対ＤＢＬ上の電位がローカルＩ／Ｏ線対ＬＩＯ上
へ伝達され、ローカルＩ／Ｏ線の電位はプリチャージ電
位Ｖｃｃ／２から伝達されたデータに従って変化する。
【０１０５】時刻ｔ６においてブロック活性化信号φＢ
Ａが選択された行ブロックに対してのみ“Ｈ”に立上が
り、Ｉ／ＯゲートＩＯＧがオン状態となる。これにより
ローカルＩ／Ｏ線対ＬＩＯ上の信号電位がグローバルＩ
／Ｏ線対ＧＩＯ上へ伝達される。ここで、選択された行
ブロックは、選択されたワード線ＤＷＬを含む行ブロッ
クを示す。この選択された行ブロックの指定は、たとえ
ばＤＲＡＭワード線選択に用いられる行アドレスの上位
２ビットをデコードすることにより行なわれる。このよ
うにブロック分割動作を行なうことにより消費電流の低
減を行なうことができる。
【０１０６】一方、ＳＲＡＭにおいては、時刻ｔｓ１に
おいてＳＲＡＭロウデコーダ２１（図２参照）による行
選択動作が行なわれ、ＳＲＡＭアレイにおいて１本のＳ
ＲＡＭワード線ＳＷＬが選択され、この選択されたＳＲ
ＡＭワード線ＳＷＬの電位が“Ｈ”に立上がる。ＤＲＡ
Ｍにおける行選択動作とＳＲＡＭにおける行選択動作は
非同期的に行なわれる。ＳＲＡＭワード線ＳＷＬに接続
されるＳＲＡＭセルのデータがそれぞれ対応のＳＲＡＭ
ビット線対ＳＢＬ上に伝達される。これにより、ＳＲＡ
Ｍビット線対ＳＢＬの電位はプリチャージ電位Ｖｃｃ／
２から、この対応のＳＲＡＭセルの記憶情報に対応した
電位に変化する。
【０１０７】時刻ｔ７においてデータ転送指示信号φＴ
ＤＳが“Ｈ”に一定期間立上がる。この時刻ｔ７以前に
は、既にグローバルＩ／Ｏ線対ＧＩＯにＤＲＡＭセルの
データが伝達されており、かつＳＲＡＭビット線対ＤＢ
ＬにはＳＲＡＭセルが接続されている。このデータ転送
指示信号φＴＤＳに応答して双方向転送ゲートＢＴＧが
活性化されてグローバルＩ／Ｏ線対ＧＩＯ上の信号電位
を対応のＳＲＡＭビット線対ＳＢＬ上へ伝達する。これ
によりＤＲＡＭセルからＳＲＡＭセルへのデータ伝達が
行なわれる。
【０１０８】このデータ転送指示信号φＴＤＳが活性化
される時刻ｔ７がブロック活性化信号φＢＡが立上がる
時刻ｔ６およびＳＲＡＭワード線ＳＷＬの選択が行なわ
れる時刻ｔｓ１の両者よりも後の時点であるという関係
を満足する限り、時刻ｔｓ１と時刻ｔ１ないし時刻ｔ６
との前後関係は任意である。ＳＲＡＭからＤＲＡＭへの
データ転送指示信号φＴＳＤはこのサイクルにおいては
、非活性状態の“Ｌ”に維持される。
【０１０９】時刻ｔ８において選択されたＤＲＡＭワー
ド線ＤＷＬの電位が“Ｌ”に立下がり、また時刻ｔｓ２
において選択されたＳＲＡＭワード線ＳＷＬの電位が“
Ｌ”へ立下がり、各信号が初期状態へ復帰することによ
り、このＤＲＡＭからＳＲＡＭへのデータ転送サイクル
が完了する。
【０１１０】前述のごとく、ＤＲＡＭコラムデコーダ１
５（図２参照）は各列ブロック１２において１本のコラ
ム選択線を選択している。１本のコラム選択線ＣＳＬは
２対のＤＲＡＭビット線対ＤＢＬを選択する。ＤＲＡＭ
からＳＲＡＭへのデータ転送は各列ブロック並列に行な
われる。したがって、この図に示す実施例において、１
６ビットのデータが一括して転送される。但しこの関係
は列ブロックが８個設けられており、各列ブロックから
２対のＤＲＡＭビット線対が選択される構成の場合であ
り、一括して転送されるデータのビット数はこの列ブロ
ックの数または一度に選択されるＤＲＡＭビット線対の
数に応じて変化する。これにより、適切な大きさのブロ
ックサイズを設定することができる。
【０１１１】図６はＳＲＡＭからＤＲＡＭへのデータ転
送時の動作を示す信号波形図である。以下、図３および
図６を参照してこのＳＲＡＭからＤＲＡＭへのデータ転
送動作について説明する。ＤＲＡＭ部分の動作は、時刻
ｔ１ないし時刻ｔ６までは、図５に示すＤＲＡＭからＳ
ＲＡＭへのデータ転送時のそれと全く同様である。また
ＳＲＡＭ部分の動作においても、時刻ｔｓ１においてＳ
ＲＡＭワード線ＳＷＬの電位が“Ｈ”に立上がることは
図５に示す波形図と全く同様である。
【０１１２】時刻ｔｓ１および時刻ｔ６の後、すなわち
ＤＲＡＭビット線対ＤＢＬがグローバルＩ／Ｏ線対ＧＩ
Ｏへ接続され、かつＳＲＡＭビット線対ＳＢＬにＳＲＡ
Ｍセル（ＳＭＣ）が接続された後、時刻ｔ７から一定の
期間データ転送指示信号φＴＳＤが活性化され、“Ｈ”
に立上がる。これにに応答して、双方向転送ゲートＢＴ
Ｇが活性化されてＳＲＡＭビット線対ＳＢＬ上の信号を
グローバルＩ／Ｏ線対ＧＩＯ（ＧＩＯａ，ＧＩＯｂ）、
ローカルＩ／Ｏ線対ＬＩＯ（ＬＩＯａ，ＬＩＯｂ）を介
してＤＲＡＭビット線対ＤＢＬ上へ伝達する。これによ
り、選択されたＤＲＡＭビット線対ＤＢＬに接続される
ＤＲＡＭセルのデータの書換えが行なわれる。すなわち
、ＳＲＡＭセルのデータがＤＲＡＭセルへ転送される。 このＳＲＡＭアレイからＤＲＡＭアレイへのデータ転送
サイクル中はデータ転送指示信号φＴＤＳは非活性状態
の“Ｌ”に維持される。
【０１１３】図７はこの発明の他の実施例である半導体
記憶装置のアレイのレイアウトを示す図である。図７に
示すＣＤＲＡＭは４ＭビットのＤＲＡＭアレイと１６Ｋ
ビットのＳＲＡＭアレイとを含む。すなわち、図７のＣ
ＤＲＡＭは図２に示すＣＤＲＡＭを４面含む。図７にお
いて、ＣＤＲＡＭは、各々が１Ｍビットの容量を備える
４つのメモリマットＭＭ１，ＭＭ２，ＭＭ３およびＭＭ
４を含む。ＤＲＡＭメモリマットＭＭ１〜ＭＭ４の各々
は、１０２４行（ワード線）５１２列（ビット線対）の
メモリセル配置を含む。ＤＲＡＭメモリマットＭＭ１〜
ＭＭ４は、それぞれ、各々が１２８列（ビット線対）×
２５６行（ワード線）の構成を備える３２個のメモリブ
ロックＭＢに分割される。
【０１１４】１つのメモリマットＭＭにおいて、行方向
に４つのメモリブロックに分割され、列方向に８つのブ
ロックに分割される。この図７に示すように、１Ｍビッ
トのメモリマットを図２に示すＤＲＡＭのような配置と
異なり列方向に８分割、行方向に４分割とするのは、後
に説明するパッケージに収納するためである。メモリブ
ロックＭＢの各々の列方向の中央部にＤＲＡＭ用のセン
スアンプＤＳＡと列選択ゲートＣＳＧが各ビット線対Ｄ
ＢＬに対応して配置される。メモリブロックＭＢはセン
スアンプＤＳＡと列選択ゲートＣＳＧを中心として上側
のメモリブロックＵＭＢと下側のメモリブロックＬＭＢ
に分割される。動作時においては、この上下のメモリブ
ロックＵＭＢおよびＬＭＢのいずれか一方がセンスアン
プＤＳＡおよび列選択ゲートＣＳＧに接続される。この
センスアンプＤＳＡおよび列選択ゲートＣＳＧに上下メ
モリブロックＵＭＢおよびＬＭＢのいずれを接続するの
かは、アドレスによって決定される。このような１つの
メモリブロックＭＢを上下２つのメモリブロックＵＭＢ
およびＬＭＢに分割し、一方のみをセンスアンプＤＳＡ
および列選択ゲートＣＳＧに接続する構成はたとえば４
Ｍビット以上のシェアドセンスアンプ構成のＤＲＡＭに
おいて通常用いられている。
【０１１５】１つのメモリマットＭＭは２つの活性化区
分ＡＳを含む。この活性化区分ＡＳにおいて１本のワー
ド線が選択される。すなわち、この図７に示す構成にお
いては、図２に示す構成と異なり、１本のワード線が２
つに分割され、それぞれの活性化区分に振分けられる。 したがって、１つのメモリマットＭＭにおいて１本のワ
ード線が選択されることは、各活性化区分ＡＳにおいて
１本のワード線が選択されることと等価である。
【０１１６】この半導体装置（ＣＤＲＡＭ）は、さらに
、４つのＤＲＡＭメモリマットＭＭ１〜ＭＭ４から１本
のワード線を選択するために、４つのＤＲＡＭロウデコ
ーダＤＲＤ１，ＤＲＤ２，ＤＲＤ３およびＤＲＤ４を備
える。このＤＲＡＭロウデコーダＤＲＤ１〜ＤＲＤ４は
各メモリマットＭＭ１〜ＭＭ４から１本のワード線を選
択する。したがって、この図７に示すＣＤＲＡＭにおい
ては、一度に４本のワード線が選択される。ＤＲＡＭロ
ウデコーダＤＲＤ１はメモリマットＭＭ１およびＭＭ２
の対応の活性化区分ＡＳから１行を選択する。ＤＲＡＭ
ロウデコーダＤＲＤ２はこのメモリマットＭＭ１および
ＭＭ２の下側の活性化区分ＡＳから１行を選択する。 ＤＲＡＭロウデコーダＤＲＤ３およびＤＲＤ４はＤＲＡ
ＭメモリマットＭＭ３およびＭＭ４の上側の活性化区分
ＡＳおよび下側の活性化区分ＡＳそれぞれから１行を選
択する。
【０１１７】ＣＤＲＡＭはさらに、ＤＲＡＭのメモリマ
ットＭＭ１〜ＭＭ４の各列ブロックから２列（ビット線
対）を選択するためのＤＲＡＭコラムデコーダＤＣＤを
含む。このＤＲＡＭコラムデコーダＤＣＤからの列選択
信号は図２に示すコラム選択線へ伝達される。このコラ
ム選択線は、上側の活性化区分ＡＳと下側の活性化区分
ＡＳとで共用されるように延在する。したがって、この
図７に示す構成においてはＤＲＡＭコラムデコーダＤＣ
Ｄからの列選択信号により、１つの列ブロック（この図
７においては列方向に分割された８個のメモリブロック
ＭＢからなるブロック）から４列を選択する。
【０１１８】コラムデコーダＤＣＤにより選択された列
はそれぞれ対応のグローバルＩ／Ｏ線対ＧＩＯへ接続さ
れる。このグローバルＩ／Ｏ線対ＧＩＯは、１つの活性
化区分ＡＳにおける各列ブロックに２対ずつ列方向に延
在する。このグローバルＩ／Ｏ線対ＧＩＯと各列ブロッ
クにおけるローカルＩ／Ｏ線対ＬＩＯとの接続構成につ
いては後に詳述する。
【０１１９】図７に示すＣＤＲＡＭはさらに、各々４Ｋ
ビットの容量を有するＳＲＡＭセルからなるＳＲＡＭア
レイブロックＳＭＡ１〜ＳＭＡ４を含む。２つのＳＲＡ
Ｍアレイブロックに共用されるように両者の中央部にＳ
ＲＡＭ用のロウデコーダＳＲＤ１およびＳＲＤ２が設け
られる。ＳＲＡＭロウデコーダＳＲＤ１はＳＲＡＭアレ
イブロックＳＭＡ１およびＳＭＡ３により共用される。 ＳＲＡＭロウデコーダＳＲＤ２は、ＳＲＡＭアレイブロ
ックＳＭＡ２およびＳＭＡ４により共用される。このＳ
ＲＡＭアレイブロックＳＭＡの構成の詳細は後に詳細に
説明する。
【０１２０】このＣＤＲＡＭは、データの入出力を４ビ
ット単位で行なうために、４つの入出力バッファＩＯＢ
１、ＩＯＢ２、ＩＯＢ３およびＩＯＢ４を含む。この入
出力バッファＩＯＢ１〜ＩＯＢ４はそれぞれ共通データ
バス（内部データバス）を介してＳＲＡＭのためのセン
スアンプおよびコラムデコーダのブロックＳＣＤＡへ接
続される。この図７に示す構成においては、データの入
出力はＳＲＡＭのためのセンスアンプおよびコラムデコ
ーダブロックＳＣＤＡを介して行なわれるように示され
ているが、これはブロック転送ゲートＢＴＧの部分から
データの入出力を行なうように構成してもよい。
【０１２１】動作時においては、各活化性区分ＡＳにお
いて１本のワード線が選択される。この選択されたワー
ド線を含む行ブロックのみが活性化される。残りの行ブ
ロックはプリチャージ状態を維持する。この選択された
行ブロックにおいては、選択ワード線を含む小ブロック
ＵＭＢ（またはＬＭＢ）のみがＤＲＡＭ用センスアンプ
ＤＳＡおよび列選択ゲートＣＳＧに接続される、他方の
小メモリブロックＬＭＢ（またはＵＭＢ）はＤＲＡＭ用
センスアンプＤＳＡおよび列選択ゲートＣＳＧから切離
される。したがって、全体として１／８のビット線の活
性化（充放電）が行なわれる。このように分割動作する
ことにより、ビット線の充放電に伴う消費電力を低減す
ることができる。また、１つのメモリブロックＭＢを上
側のメモリブロックＵＭＢと下側のメモリブロックＬＭ
Ｂとに分割し、この中央部にセンスアンプＤＳＡを配置
することにより、ビット線の長さが短くなり、ビット線
容量Ｃｂとメモリキャパシタ容量Ｃｓとの比，Ｃｂ／Ｃ
ｓ，を小さくすることができ、十分な読出し電圧を高速
で得ることができる。
【０１２２】各活性化区分ＡＳにおいては行方向の４つ
の小ブロックＵＭＢ（またはＬＭＢ）におけるセンス動
作が行なわれる。各活性化区分ＡＳにおいてＤＲＡＭコ
ラムデコーダＤＣＤからの列選択信号により１つの列ブ
ロックにおいて２対のビット線が選択される。グローバ
ルＩ／Ｏ線対ＧＩＯは各活性化区分ＡＳの列ブロックに
対し共有されるように列方向に延在している。各活性化
区分ＡＳにおいて各列ブロックから２対のビット線が選
択され対応の２対のグローバルＩ／Ｏ線ＧＩＯに接続さ
れる。双方向転送ゲートＢＴＧへは４対のグローバルＩ
／Ｏ線対ＧＩＯが接続される。１つのメモリマットＭＭ
に対して４つの双方向転送ゲートＢＴＧが設けられる。 したがって、１つのメモリマットＭＭからは１６対のグ
ローバルＩ／Ｏ線ＧＩＯが対応のＳＲＡＭアレイのＳＲ
ＡＭビット線対ＳＢＬに接続されることができる。次に
、このグローバルＩ／Ｏ線のレイアウトについて説明す
る。
【０１２３】図８は１つのメモリマットに対するグロー
バルＩ／Ｏ線の配置を示す図である。図８においてグロ
ーバルＩ／Ｏ線対ＧＩＯは上側活性化区分ＵＡＳに対し
て設けられる上側グローバルＩ／Ｏ線対ＵＧＩＯと、下
側活性化区分ＬＡＳに対して設けられる下側グローバル
Ｉ／Ｏ線対ＬＧＩＯを含む。この上側グローバルＩ／Ｏ
線対ＵＧＩＯと下側グローバルＩ／Ｏ線対ＬＧＩＯは平
行に配置される。したがって、下側グローバルＩ／Ｏ線
対ＬＧＩＯは上側の活性化区分ＵＡＳを通過するが、こ
の上側の活性化区分ＵＡＳ内のローカルＩ／Ｏ線対ＬＩ
Ｏとは接続されない。グローバルＩ／Ｏ線対ＧＩＯとロ
ーカルＩ／Ｏ線対ＬＩＯとはブロック選択スイッチであ
るＩＯゲートＩＯＧを介して接続される。このＩＯゲー
トＩＯＧは、選択されたワード線を含む行ブロックに設
けられたもののみがオン状態となり、対応のローカルＩ
／Ｏ線対ＬＩＯと対応のグローバルＩ／Ｏ線対ＧＩＯと
を接続する。
【０１２４】ローカルＩ／線対ＬＩＯは、ＤＲＡＭセン
スアンプＤＳＡおよび列選択ゲートＣＳＧがメモリブロ
ックＭＢの列方向の中央部に配置されているため、また
メモリブロックＭＢの列方向の中央部に行方向に沿って
配置される。
【０１２５】隣接列ブロック間には列方向にワード線シ
ャント領域ＷＳＲが設けられる。このワード線シャント
領域ＷＳＲは、比較的高抵抗のポリシリコンで形成され
るワード線と低抵抗のアルミニウム配線とのコンタクト
をとるための領域である。このワード線シャント領域に
ついて以下に簡単に説明する。
【０１２６】図９は、ＤＲＡＭセルに含まれる選択トラ
ンジスタＱ０（図３参照）部の断面構造を概略的に示す
図である。図９において、選択トランジスタＱ０は、半
導体基板ＳＵＢの表面に形成された不純物領域ＩＰＲと
、一方の不純物領域ＩＰＲに接続されるビット線ＢＬと
、この２つの不純物領域ＩＰＲの間の半導体基板表面上
に形成されるポリシリコン層ＰＬを含む。このポリシリ
コン層ＰＬにワード線駆動信号ＤＷＬ（信号線とその上
に電通される信号と同一参照符号で示している）が伝達
されることにより、この不純物領域ＩＰＲ間の半導体基
板表面にチャネルが形成され、この選択トランジスタＱ
０がオン状態となる。ポリシリコンは比較的高抵抗であ
る。ワード線ＤＷＬの長さが長くなれば、ポリシリコン
の抵抗により信号遅延が生じる。ワード線ＤＷＬの抵抗
を低抵抗にするためにポリシリコン層ＰＬと平行に低抵
抗のアルミニウム配線ＡＬを設ける。このアルミニウム
配線ＡＬとポリシリコン層ＰＬとを周期的に接続するこ
とにより、このワード線ＤＷＬの抵抗を低下させる。 このアルミニウム配線ＡＬはビット線ＢＬの上層に形成
される。したがって、ポリシリコン層ＰＬとアルミニウ
ム配線ＡＬとのコンタクトをとるための領域はこのビッ
ト線ＢＬ（，／ＢＬ）が存在しない領域、すなわちメモ
リセルが配置されていない領域に設定する必要がある。 このため、列ブロック間にワード線シャント領域が設け
られる。この接続態様を図１０に示す。
【０１２７】図１０においてワード線となる比較的高抵
抗のポリシリコン層ＰＬと平行に低抵抗のアルミニウム
配線ＡＬが配設される。このアルミニウム配線ＡＬにワ
ード線駆動信号ＤＷＬが伝達される。アルミニウム配線
ＡＬとポリシリコン層ＰＬとはワード線シャント領域Ｗ
ＳＲにおいてコンタクト層ＣＮＴにより周期的に接続さ
れる。アルミニウム配線ＡＬとポリシリコン層ＰＬとコ
ンタクト領域ＣＮＴを介して周期的にコンタクトを形成
することにより実効的にこのポリシリコン層ＰＬの抵抗
を低下させることができる。これにより、１本のワード
線の長さが長くなったとしても、高速でワード線駆動信
号ＷＬをワード線終端にまで伝達することができる。
【０１２８】図１１にグローバルＩ／Ｏ線およびコラム
選択線ＣＳＬのレイアウトを概略的に示す。図１１にお
いては、２つのメモリブロックＭＢに対するこれらのレ
イアウトのみを示す。図１１において、グローバルＩ／
Ｏ線対ＧＩＯはワード線シャント領域ＷＳＲに配置され
る。ＤＲＡＭワード線ＤＷＬはこのグローバルＩ／Ｏ線
対ＧＩＯと直交する方向に配置される。この図１１にお
いては、アルミニウム配線ＡＬとポリシリコン層ＰＬと
は互いに平行に配置され、この平面図においては重なり
合うため同じワード線ＤＷＬとして示している。また、
ＤＲＡＭコラムデコーダからの列選択信号を伝達するコ
ラム選択線ＣＳＬはこのＤＲＡＭワード線ＤＷＬと直交
する方向に配置される。
【０１２９】このレイアウトにおいてはＤＲＡＭのビッ
ト線対ＤＢＬは示していないがこのコラム選択線ＣＳＬ
と平行に配設される。ＤＲＡＭワード線ＤＷＬに対する
アルミニウム配線ＡＬ（図１０参照）は第１層アルミニ
ウム配線により構成される。コラム選択線ＣＳＬは第２
層アルミニウム配線により構成される。グローバルＩ／
Ｏ線はコラム選択線ＣＳＬと同一層のアルミニウム配線
により形成される。このワード線シャント領域ＷＳＲに
グローバルＩ／Ｏ線対ＧＩＯを配設することにより、Ｄ
ＲＡＭアレイと双方向転送ゲートとを接続するためのＩ
／Ｏ線をローカルＩ／Ｏ線とグローバルＩ／Ｏ線と階層
構造としてもチップ面積の増大は生じることはない。
【０１３０】図１２は、図７に示すＳＲＡＭアレイブロ
ックＳＭＡの構成を概略的に示す図である。図１２にお
いて、ＳＲＡＭアレイブロックＳＭＡは、１６個のビッ
ト線対ＳＢＬと２５６本のＳＲＡＭワード線ＳＷＬを含
む。ＳＲＡＭビット線対ＳＢＬとＳＲＡＭワード線ＳＷ
Ｌとの交点にＳＲＡＭセルＳＭＣが配置される。図７に
示すように、このＳＲＡＭアレイブロックＳＭＡを、長
方形のチップレイアウトに対応させるためにＳＲＡＭビ
ット線対ＳＢＬはＤＲＡＭアレイの行方向に配置され、
かつＳＲＡＭワード線ＳＷＬがＤＲＡＭアレイの列方向
に配置される。このＳＲＡＭワード線ＳＷＬはＳＲＡＭ
ロウデコーダＳＲＤに接続される。
【０１３１】ＳＲＡＭビット線対ＳＢＬは双方向転送ゲ
ートＢＴＧを介してグローバルＩ／Ｏ線対ＧＩＯと接続
する必要がある。したがって、ＳＲＡＭビット線対ＳＢ
Ｌを図１２の下方向（または図１２の上方向：これはメ
モリアレイの配置により決定される）に設けられる双方
向転送ゲートＢＴＧへ接続する必要がある。このため、
図１２に示す構成においては、ＳＲＡＭワード線ＳＷＬ
と平行にＳＲＡＭビット線対取出し配線ＳＢＬＴが配設
される。ＳＲＡＭビット線取出し配線ＳＢＬＴはＳＲＡ
ＭアレイブロックＳＭＡのビット線対ＳＢＬと同数設け
られ、それぞれが対応のＳＲＡＭビット線対ＳＢＬに接
続される。このＳＲＡＭビット線取出し配線ＳＢＬＴは
、ＳＲＡＭワード線ＳＷＬと同一層の配線層により構成
すれば、新たに別の製造工程で形成される追加の配線層
を設ける必要がなく容易にこのＳＲＡＭビット線取出し
配線ＳＢＬＴを実現することができる。
【０１３２】ＳＲＡＭロウデコーダＳＲＤは外部からの
ＳＲＡＭ用行アドレスをデコードしてこの２５６本のＳ
ＲＡＭワード線ＳＷＬのうちの１本を選択する。選択さ
れたＳＲＡＭワード線ＳＷＬに接続される１６ビットの
ＳＲＡＭセルＳＭＣがそれぞれ対応のＳＲＡＭビット線
対ＳＢＬおよびＳＲＡＭビット線取出し配線ＳＢＬＴに
接続される。データ転送時においては、このビット線取
出し配線ＳＢＬＴは双方向転送ゲートＢＴＧを介してグ
ローバルＩ／Ｏ線対ＧＩＯと接続される。
【０１３３】この図８および図１２に示すようなレイア
ウトを用いることにより図７に示すように、ＤＲＡＭの
アレイを図の上下に分割して配置し、上下のＤＲＡＭア
レイブロックの間にＳＲＡＭアレイを集中的に配置し、
かつこの半導体記憶装置（チップ）中央部に設けられた
ＳＲＡＭアレイの近傍に入出力バッファＩＯＢ１〜ＩＯ
Ｂ４を設ける構造を実現することができる。このような
チップ中央部にＳＲＡＭアレイを集中的に配置しかつこ
のチップ中央部近傍からデータの入出力を行なう構造は
、以下に示すようにＣＤＲＡＭに極めて適した利点を与
える。
【０１３４】ＣＤＲＡＭにおいて第１に要求されること
はキャッシュレジスタへの高速なアクセスである。キャ
ッシュレジスタとして機能するＳＲＡＭアレイを装置外
部とのデータの入出力を行なう入出力バッファに近接し
て配置することは、この間の信号配線長を短くすること
ができ、高速でデータの入出力を行なうことができ、こ
の高速アクセスという要求を満すのに適している。
【０１３５】またＳＲＡＭアレイを集中的に中央部に配
置することにより、ＳＲＡＭセルを選択するためのアド
レス線を短くすることができる。アドレス線を短くすれ
ばこのアドレス線に付随する配線抵抗および寄生容量を
小さくすることができ、高速でＳＲＡＭセルを選択する
ことができ、キャッシュレジスタへの高速アクセスの実
現に適している。
【０１３６】図７に示すアーキテクチャの場合、ＤＲＡ
ＭアレイとＳＲＡＭアレイとを結ぶための配線が長くな
り、ＤＲＡＭアレイとＳＲＡＭアレイとの間のデータ転
送速度が低下するという懸念が生じるかもしれない。し
かしながら、このＤＲＡＭアレイとＳＲＡＭアレイとの
間でのデータ転送が行なわれるのはキャッシュミス（ミ
スヒット）が発生した場合であり、この場合は、標準Ｄ
ＲＡＭのアクセス速度程度で十分であり、あまりその速
度の高速化は要求されないため実用上何ら問題は生じな
い。
【０１３７】図１３は、この発明によるＣＤＲＡＭを収
納するパッケージのピン配置の一例を示す図である。図
１３においては、図７に示すような、４ＭビットＤＲＡ
Ｍと１６ＫビットＳＲＡＭとを同一チップ上に集積した
ＣＤＲＡＭに対するピン配置が示される。このＣＤＲＡ
Ｍはリードピッチ０．８ｍｍ、チップ長１８．４ｍｍ、
４４ピンの３００ｍｉｌ．ＴＳＯＰ（シン・スモール・
アウトライン・パッケージ）のタイプＩＩに収納される
。このＣＤＲＡＭは、データの入出力方式として、Ｄ／
Ｑ分離およびマスクトライトの２種類を含む。Ｄ／Ｑ分
離は、書込みデータＤと出力データＱとを別々のピンを
介して入出力する方式である。マスクトライトは、この
書込みデータＤと出力読出しデータＱとを同一のピン端
子を介して出力し、かつ外部からデータの書込みをマス
クすることのできる動作モードである。
【０１３８】ＣＤＲＡＭへ効率的に電源電位を供給しか
つこの電源配線のレイアウトを容易にするために電源電
位ＶｃｃおよびＧｎｄに対しそれぞれ３ピン設けられる
。すなわち、ピン番号１、ピン番号１１およびピン番号
３３のピンに対し外部からの電源電位Ｖｃｃが供給され
る。ピン番号１，１１，３３のピンへ与えられる電源電
位Ｖｃｃは図３に示した動作電源電位Ｖｃｃと同一の電
圧値であってもよく、またこのピン番号１，１１および
３３のピンへ与えられる外部電源電位Ｖｃｃを内部で降
圧して動作電源電位を供給する構成であってもよい。 接地電位Ｇｎｄはピン番号１２、２２および３４のピン
へ与えられる。
【０１３９】ピン番号６ないし８、１５ないし１７、２
８ないし３０および３７ないし３９のピンにＳＲＡＭの
ためのアドレスＡｃ０〜Ａｃ１１が与えられる。ＤＲＡ
Ｍ用のアドレスＡａ０〜Ａａ９は、ピン番号２，３、１
９ないし２１、２４ないし２６および４２，４３のピン
端子へ与えられる。ピン番号２および３のピンへはまた
後に説明する特殊モードを指定するためのコマンドアド
レスＡｒ０およびＡｒ１も与えられる。ピン番号４のピ
ン端子へキャッシュ禁止を示すキャッシュ禁止信号ＣＩ
＃が与えられる。キャッシュ禁止信号ＣＩ＃が“Ｌ”に
設定されるとＳＲＡＭアレイへのアクセスは禁止され、
ＤＲＡＭアレイへの直接アクセス（アレイアクセス）が
可能になる。ピン番号５のピンへは、データ書込みモー
ドを示すライトイネーブル信号Ｗ＃が与えられる。ピン
番号１８のピンへはこのチップが選択されたことを示す
チップセレクト信号Ｅ＃が与えられる。
【０１４０】ピン番号２３のピンへは特殊モードを指定
するためのコマンドレジスタ指示信号ＣＲ＃が与えられ
る。このコマンドレジスタ指示信号ＣＲ＃が“Ｌ”のと
きピン番号２および３のピンへ与えられるコマンドアド
レスＡｒ０およびＡｒ１が有効となり、特殊モードの設
定が行なわれる。
【０１４１】ピン番号２７のピンへはキャッシュヒット
を示すキャッシュヒット信号ＣＨ＃が与えられる。この
キャッシュヒット信号ＣＨ＃が“Ｌ”にあればキャッシ
ュ（ＳＲＡＭ）へアクセス可能である。ピン番号４０の
ピンへは出力モードを示すアウトプット（出力）イネー
ブル信号Ｇ＃が与えられる。ピン番号４１のピンへはク
ロック信号Ｋが与えられる。ピン番号４４のピンへはＤ
ＲＡＭアレイのリフレッシュを指定するリフレッシュ指
示信号ＲＥＦ＃が与えられる。このリフレッシュ指示信
号ＲＥＦ＃が“Ｌ”となるとそのサイクルにおいて内部
でＤＲＡＭアレイのオートリフレッシュが行なわれる。
【０１４２】ピン番号９，１０，１３，１４，３１，３
２，３５および３６のピン端子はＤ／Ｑ分離およびマス
クトライトの２種の動作モードに対応して、与えられる
データが異なる。このＤ／Ｑ分離およびマスクトライト
の動作モードはコマンドレジスタ（後述する）により設
定される。
【０１４３】マスクトライトモードにおいてはピン番号
１０，１３，３２，および３５のピンがデータ入出力を
共通に行なうための共通データ入出力端子として用いら
れる。ピン番号９，１４，３１，３５および３６のピン
へは、どの入出力ピンへ与えられたデータをマスクする
かを示すマスクトライト指示データＭ０，Ｍ１，Ｍ２お
よびＭ３がそれぞれ与えられる。
【０１４４】Ｄ／Ｑ分離モードにおいては、ピン番号９
，１４，３１および３６のピンが書込みデータＤ０，Ｄ
１，Ｄ２およびＤ３を入力するためのピンとして用いら
れる。ピン番号１０，１３，３２および３５のピンが読
出しデータＱ０，Ｑ１，Ｑ２およびＱ３を出力するため
のデータ出力ピンとして用いられる。
【０１４５】ＳＲＡＭアドレスＡｃ０〜Ａｃ１１はノン
マルチプレクスで行および列アドレスが同時に与えられ
る。ＤＲＡＭアドレス（アレイアドレス）Ａａ０〜Ａａ
９は行アドレスと列アドレスとがマルチプレクスして与
えられる。この図１３に示すピン配置において、標準Ｄ
ＲＡＭにおいて通常用いられているローアドレスストロ
ーブ信号／ＲＡＳおよびコラムアドレスストローブ信号
／ＣＡＳは用いられていない。本発明の実施例によるＣ
ＤＲＡＭにおいては外部からのクロックＫの立上がりエ
ッジに応答して制御信号およびデータの入力が行なわれ
る。
【０１４６】図１４は、図２に示す双方向転送ゲート回
路２１０と内部共通データ線２５１との接続態様の一例
を示す図である。図１４において、ＳＲＡＭ入出力ゲー
ト３０１は、ＳＲＡＭセンスアンプＳＳＡと、ＳＲＡＭ
アレイへのデータ書込み時に活性化され、内部データ線
２５１ａ上のデータを対応のＳＲＡＭビット線対ＳＢＬ
上へ伝達するための書込み回路ＷＲＩを含む。ＳＲＡＭ
ビット線対ＳＢＬはＳＲＡＭセンスアンプＳＳＡを介し
てＳＲＡＭ列選択ゲート３０２を介して内部データ線２
５１ａに接続される。ＳＲＡＭ選択ゲート３０２へはそ
れぞれＳＲＡＭコラムデコーダブロック２０３からのＳ
ＲＡＭ列選択信号ＳＹＬが与えられる。それにより、１
対のＳＲＡＭビット線対ＳＢＬのみが内部データ線２５
１ａに接続される。ここで図１に示す内部データ線２５
１は４ビットのデータを転送しており、このうちの１ビ
ットに対する内部データ線のみが図１４において示され
る。
【０１４７】図１４において、このＣＤＲＡＭはさらに
アレイアクセスを可能とするために、キャッシュ禁止信
号ＣＩとＤＲＡＭ列選択信号ＤＹとの論理積信号に応答
してグローバルＩ／Ｏ線対ＧＩＯを内部データ線２５１
ａへ接続するアクセス切換え回路３１０を含む。このア
クセス切換え回路３１０と双方向転送ゲートＢＴＧとは
、転送ゲート回路ブロック３０５に含まれる。
【０１４８】このＤＲＡＭの列選択信号ＤＹｉは、たと
えば列アドレスの下位４ビットをデコードして発生され
る。すなわち、グローバルＩ／Ｏ線対ＧＩＯは１つのＤ
ＲＡＭメモリマット（容量１Ｍビット）に対して１６対
設けられている。アレイアクセスの場合にはこのうちの
１対のみを選択する必要がある。そのため、下位４ビッ
トのＤＲＡＭ用の列アドレスをデコードして列選択信号
ＤＹｉが発生される。このアクセス切換え回路３１０は
単にグローバルＩ／Ｏ線対ＧＩＯを内部データ線２５１
ａへ接続するだけであり、双方向転送ゲートＢＴＧ内に
おいてそれぞれ対応の信号線への接続が行なわれている
。
【０１４９】なおアレイアクセスを実現する場合、この
ようなアクセス切換え回路３１０を設けることなく、Ｓ
ＲＡＭセンスアンプＳＳＡを介して内部データ線２５１
ａへグローバルＩ／Ｏ線対ＧＩＯを接続する構成であっ
てもよい。このとき、ＳＲＡＭ選択ゲート３０２へ与え
られる列選択信号はＤＲＡＭへ与えられる列アドレスに
よる選択信号となる。これは、信号ＣＩにより列選択信
号をマルチプレクスする回路により実現できる。このマ
ルチプレクス回路は信号ＣＩが活性状態のときＤＲＡＭ
用の列選択信号をＳＲＡＭ選択ゲートへ与える。
【０１５０】なお、ＳＲＡＭにおいては各ＳＲＡＭビッ
ト線対ＳＢＬに対してそれぞれＳＲＡＭセンスアンプＳ
ＳＡが設けられているが、これは通常のＳＲＡＭのよう
に１つのブロックのＳＲＡＭビット線対に対し１個のＳ
ＲＡＭセンスアンプのみを設ける構成であってもよい。 ただこのようにＳＲＡＭビット線対ＳＢＬそれぞれに対
してＳＲＡＭセンスアンプを設ければ、より確実かつ高
速にデータの出力を行なうことができる。また、ＳＲＡ
ＭセンスアンプＳＳＡがＤＲＡＭセンスアンプと同様の
構成を有していれば、書込回路ＷＲＩは設ける必要はな
い。
【０１５１】図１５は入出力回路２７４におけるＤ／Ｑ
分離を実現するための構成を示す図である。図１５にお
いて、入出力回路２７４は、内部アウトプットイネーブ
ル信号Ｇに応答して活性化され、内部データ線２５１ａ
上のデータから出力データＱを生成する出力バッファ３
２０と、内部書込み指示信号Ｗに応答して活性化され、
外部書込みデータＤから内部書込みデータを生成して内
部データ線２５１ａ上へ伝達する入力バッファ３２２と
、コマンドレジスタ２７０（図１参照）からのＤ／Ｑ分
離指示ビットＣＭａに応答して出力バッファ３２０の出
力と入力バッファ３２２の入力とを短絡するスイッチ回
路３２４を含む。このＤ／Ｑ分離指示ビットＣＭａはコ
マンドレジスタ２７０から発生される特殊モード指定コ
マンドＣＭに含まれる。このスイッチ回路３２４が導通
状態となればデータの入出力は同一のピンを介して行な
われる。スイッチ回路３２４がオフ状態となればデータ
の入出力が別々のピンを介して行なわれる。なお、この
図１５においても１ビットのデータの入出力に関する構
成のみが代表的に示されている。
【０１５２】上述のような構成をとることにより以下の
特徴を備えるＣＤＲＡＭを実現することができる。
【０１５３】（１）　　本発明の実施例によるＣＤＲＡ
Ｍは、メインメモリとしてのＤＲＡＭメモリアレイとキ
ャッシュメモリとしてのＳＲＡＭアレイとを１チップ上
に集積し、かつこの両メモリ間を内部バスを介して連結
している。これによりＤＲＡＭアレイとＳＲＡＭアレイ
（キャッシュ）との間のブロック転送が１クロックサイ
クルで完了する。なお以下の説明において単にアレイと
称したときはＤＲＡＭアレイを示すものとする。これに
より従来の標準ＤＲＡＭと標準ＳＲＡＭを用いたキャッ
シュメモリシステムに比べて大幅にシステムの性能の向
上を図ることができる。
【０１５４】（２）　　ＤＲＡＭメモリアレイとＳＲＡ
Ｍアレイとはそれぞれ別々のアドレスによりアクセス可
能である。そのためダイレクトマッピング方式、セット
アソシアティブ方式およびフルアソシアティブ方式など
多様なマッピング方式に対応することができる。
【０１５５】（３）　　このＣＤＲＡＭは外部クロック
Ｋに対し同期動作している。したがって、アドレス変化
検出回路を用いて内部クロック信号を発生する方式など
に比べてアドレスのスキューなどに起因するサイクルタ
イムの遅延を防止することができ、正確な制御を実行す
ることができる。
【０１５６】（４）　　アレイアドレス（ＤＲＡＭ用の
アドレス）Ａａ０〜Ａａ９とキャッシュアドレス（ＳＲ
ＡＭ用のアドレス）Ａｃ０〜Ａｃ１１、データ入出力Ｄ
０〜Ｄ３またはＤＱ０〜ＤＱ３、ライトイネーブル信号
Ｗ＃、キャッシュヒット信号ＣＨ＃、チップセレクト信
号Ｅ＃、リフレッシュ信号ＲＥＦ＃、キャッシュ禁止信
号ＣＩ＃、コマンドレジスタ信号ＣＲ＃などの外部から
与えられる信号（またはデータ）はすべて外部クロック
Ｋの立上がりエッジで取込まれる。
【０１５７】（５）　　アレイアドレスはマルチプレク
ス方式で取込まれるため、このアレイアドレスのための
ピン数を削減することができ、ＣＤＲＡＭの実装密度を
高めることができる。
【０１５８】（６）　　アレイとキャッシュのアドレス
は独立しており、キャッシュヒット時にはキャッシュに
対するアクセスのみが行なわれ、高速なキャッシュヒッ
トアクセスを実現することがてきる。
【０１５９】（７）　　外部クロックＫのタイミングに
無関係に出力イネーブル信号Ｇ＃により任意のタイミン
グでデータを読出すことができ、これによりシステムに
おいて非同期的なバス制御を実行することができる。
【０１６０】（８）　　コマンドレジスタ２７０により
出力仕様（トランスペアレント、ラッチ、レジスタ；こ
れらについては後述する）およびＩ／Ｏ構成（入出力ピ
ン分離、マスクトライト）をユーザが任意に指定するこ
とができる。後に説明するようにレジスタ出力方式を用
いれば、前のサイクルで指定されたアドレスの出力デー
タが外部クロックＫの立上がりエッジで出現する。この
ようなデータ出力モードはパイプラインアプリケーショ
ンに適している。またラッチ出力方式においては、無効
データが出力されるタイミングで前のサイクルで指定さ
れたアドレスの出力データがその間出力される。これに
より無効データは何ら出力されることがなく、常に有効
な出力データのみが得られる。
【０１６１】（９）　　データの書込み動作は、外部ク
ロックＫの立上がりエッジにより開始されるが、この書
込みの終了は内部でタイマー等により自動的に終結する
。 このため書込み動作の終了をたとえば外部からのライト
イネーブル信号Ｗ＃により設定する必要がなく、システ
ムのタイミング設定が容易となる。
【０１６２】（１０）　　外部からオートリフレッシュ
を指定するリフレッシュ指示信号ＲＥＦ＃を与えること
ができる。これによりＤＲＡＭアレイを容易に所望のタ
イミングでオートリフレッシュすることができる。
【０１６３】（１１）　　また前述のごとく、４４ピン
の３００ｍｉｌ．ＴＳＯＰパッケージのタイプＩＩに本
発明のＣＤＲＡＭは収納することができる。このＴＳＯ
ＰパッケージのタイプＩＩは極めて薄型の矩形パッケー
ジであり高実装密度のシステムを構築することができる
。
【０１６４】図１６は本発明のＣＤＲＡＭが備える動作
モードおよび各動作モードを指定するための制御信号の
状態を一覧にして示す図である。ＣＤＲＡＭの動作モー
ドは外部制御信号Ｅ＃、ＣＨ＃、ＣＩ＃、ＣＲ＃、Ｗ＃
およびＲＥＦ＃の状態の組合わせにより設定される。図
１６において“Ｈ”は高レベルの信号電位を示し、“Ｌ
”は低レベルの信号電位を示し、“Ｘ”は任意（ドント
ケアＤ．Ｃ）を示す。図１６に示すようにＣＤＲＡＭの
動作モードとしては、ＣＤＲＡＭを待機状態にするスタ
ンバイモード、ＤＲＡＭアレイのオートリフレッシュを
行なうアレイリフレッシュ、ＣＰＵ（中央演算処理装置
）とキャッシュ（ＳＲＡＭ）との間のデータの転送、Ｃ
ＰＵとアレイとの間のデータの転送、キャッシュとアレ
イとの間のデータブロックの転送、コマンドレジスタへ
の特殊モードの設定などがある。各動作モードを設定す
るための信号の状態の組合わせおよびタイミングなどに
ついては後に動作波形図を参照して詳細に説明する。な
お図１６において、ライトイネーブル信号Ｗ＃がＣＰＵ
とコマンドレジスタとの間のデータ転送時において“Ｈ
／Ｌ”として示されているのはこの動作モードにおいて
はライトイネーブル信号Ｗ＃は“Ｈ”または“Ｌ”に設
定され、この“Ｈ”および“Ｌ”どちらの状態もある特
殊モードを指定するために用いられることを示している
。
【０１６５】図１７および図１８は図１に示すコマンド
レジスタ２７０の内容およびその内容の選択方法を示す
図である。コマンドレジスタ２７０は８個のレジスタＲ
Ｒ０〜ＲＲ３およびＷＲ０〜ＷＲ３を含む。このレジス
タの選択には、ライトイネーブル信号Ｗ＃と２ビットの
コマンドアドレスＡｒ０およびＡｒ１の組合わせが用い
られる。外部クロックＫの立上がりエッジでライトイネ
ーブル信号Ｗ＃を“Ｈ”とすることによりレジスタＲＲ
０〜ＲＲ３のいずれかが選択される。レジスタＲＲ０は
コマンドアドレスＡｒ０およびＡｒ１をともに“０”に
設定することにより選択される。レジスタＲＲ１はコマ
ンドアドレスビットＡｒ０を“１”、コマンドアドレス
ビットＡｒ１を“０”と設定することにより選択される
。レジスタＲＲ０が選択された場合にはマスクトライト
モードが設定されたことを示す（このマスクトライトモ
ードはまたデフォルトでもある）。レジスタＲＲ１が選
択された場合Ｄ／Ｑ分離モードが設定されたことを示す
。
【０１６６】外部クロックＫの立上がりエッジでライト
イネーブル信号Ｗ＃を“Ｌ”に設定し、コマンドアドレ
スＡｒ０およびＡｒ１をともに“０”に設定すればレジ
スタＷＲ０が選択される。このレジスタＷＲ０は図１８
に示すようにそのときにデータ入力端子ＤＱ０（Ｄ０）
ないしＤＱ３（Ｄ３）のデータの組合わせにより出力モ
ードをトランスペアレント、ラッチ、およびレジスタの
いずれかに設定する。この出力モードの各々については
後に説明する。たとえばレジスタＷＲ０選択時において
は入力データＤ２およびＤ３（ＤＱ２およびＤＱ３）を
ともに“０”に設定する。この状態において入力データ
Ｄ０を“０”に設定し入力データＤ１を任意の値に設定
すればトランスペアレント出力モードが設定される。入
力データＤ０を“１”、入力データＤ１を“０”に設定
すればラッチ出力モードが選択される。入力データＤ０
およびＤ１をともに“１”に設定すればレジスタ出力モ
ードが選択される。残りのレジスタは任意の拡張機能に
利用される。
【０１６７】図１９は、本発明によるＣＤＲＡＭ６００
を用いてダイレクトマッピング方式のキャッシュシステ
ムを構成した場合のシステムの構成を示すブロック図で
ある。図１９において、このキャッシュシステムはＣＤ
ＲＡＭ６００に加えてこのＣＤＲＡＭ６００へのアクセ
スを制御するためのコントローラ６５０と、ＣＤＲＡＭ
６００とデータの入出力を行ない所望のデータ処理を施
すためのＣＰＵを含む。図１９においては、ＣＰＵから
出力されるキャッシュアクセス要求時のアドレスの構成
のみが示される。このＣＰＵは３２ビットを想定してい
る。このキャッシュシステムはさらに、ＣＤＲＡＭ６０
０のアレイへ行アドレスと列アドレスをマルチプレクス
して与えるためのアドレスマルチプレクス回路７００を
備える。ＣＤＲＡＭ６００は、キャッシュアクセスに関
連する部分のみが代表的に示される。
【０１６８】コントローラ６５０はＣＰＵからのセット
アドレスＡ６〜Ａ１３をデコードするデコーダ６５２と
、デコーダ６５２の出力に応答してどのタグが有効であ
るかを示す有効ビットメモリ６５４と、ＳＲＡＭ２００
に格納されるデータのタグアドレスを格納するタグメモ
リ６５６を含む。ＳＲＡＭ２００は、４Ｋ×４ビットの
構成を有しており、タグは２５６個存在する。このため
、タグメモリ６５６は８ビット×２５６の構成を備える
。有効ビットメモリ６５４は、この２５６個のタグ（セ
ット）のうちどれが有効であるかを示すために１ビット
×２５６の構成を備える。デコーダ６５２はセットアド
レスＡ６〜Ａ１３をデコードし、有効ビットメモリ６５
４のいずれかのビットを有効にする。
【０１６９】コントローラ６５０はさらに、ＣＰＵから
のアドレスＡ２２〜Ａ３１をチップ選択信号として受け
、対応のＣＤＲＡＭ６００が指定されているか否かを判
定するためのデコーダ６７０と、デコーダ６７０の出力
に応答して活性化され、このタグメモリ６５６からのタ
グアドレスとＣＰＵからのタグアドレスＡ１４〜Ａ２１
とを比較しキャッシュヒット／ミスを判定するコンパレ
ータ６５８と、キャッシュヒット／ミスに応じて、この
タグメモリ６５６からのタグアドレスとＣＰＵからのタ
グアドレスＡ１４〜Ａ２１のいずれかを選択してマルチ
プレクス回路７００へ与えるセレクタ６７２を含む。 セレクタ６７２はまたキャッシュミス時にはＣＰＵから
与えられたタグアドレスをタグメモリ６５６の対応の位
置に格納する。
【０１７０】次に動作について簡単に説明する。ＣＰＵ
がＣＤＲＡＭ６００へアクセスを希望する場合データバ
ス６２０上へアドレスＡ２〜Ａ３１を発生する。この共
通データバス６２０上の３０ビットのアドレスのうち、
アドレスＡ２２ないしＡ３１がチップセレクト信号とし
てコントローラ６５０内のデコーダ６７０へ与えられる
。デコーダ６７０はこのチップセレクト信号としてのア
ドレスＡ２２〜Ａ３１をデコードし、対応のＣＤＲＡＭ
がアクセス要求されているか否かを判定する。このＣＤ
ＲＡＭ６００がアクセス要求されていると判定した場合
、デコーダ６７０からはチップセレクト信号Ｅ＃が発生
されＣＤＲＡＭ６００へ与えられる。またコンパレータ
６５８がこのデコーダ６７０からのチップセレクト信号
により活性化される。
【０１７１】コントローラ６５０に含まれるデコーダ６
５２は、ＣＰＵからアドレスバス６２０上へ伝達された
アドレスのうちアドレスＡ６〜Ａ１３をセットアドレス
として取込んでデコードする。この８ビットのセットア
ドレスをデコードしたデコーダ６５２は、２５６個のタ
グのうち１つのタグを選択するために有効ビットメモリ
６５４のうちの対応のビットを有効状態とする。タグメ
モリ６５６からは、この有効ビットメモリ６５４の有効
ビットに対応するタグを示す８ビットのアドレスが読出
されてコンパレータ６５８へ与えられる。コンパレータ
６５８はこのタグメモリ６５６からのタグアドレスとＣ
ＰＵから出力されたタグアドレスＡ１４〜Ａ２１とを比
較する。両者が一致した場合にはコンパレータ６５８は
キャッシュヒットを示すためキャッシュヒット信号ＣＨ
＃を“Ｌ”に立下げてＣＤＲＡＭ６００へ与える。一方
、両者が不一致の場合には、コンパレータ６５８はキャ
ッシュミス（ミスヒット）を示すために“Ｈ”のキャッ
シュヒット信号ＣＨ＃を発生する。
【０１７２】キャッシュヒットにおいてはＣＤＲＡＭ６
００においては次の動作が行なわれる。このときの動作
制御は制御クロックバッファ２５０からの制御信号およ
びＳＲＡＭアレイ駆動回路２６４により行なわれる（図
１参照）。ＳＲＡＭロウデコーダ２０２は、ＣＰＵから
のアドレスＡ６〜Ａ１３に応答して２５６セットのうち
の１セットを選択する。すなわち、１本の行（各ＳＲＡ
Ｍアレイブロックにおいて１本ずつ合計４本）が選択さ
れる。これによりＳＲＡＭ２００の各ＳＲＡＭアレイブ
ロックにおいて１６ビットのＳＲＡＭセルが選択される
。ＳＲＡＭコラムデコーダＳＣＤ２０３はＣＰＵからの
ブロックアドレスＡ２−Ａ５をデコードし、この１６ビ
ットのメモリセルのうち１ビットを選択し、データ入出
力端子へ接続する。図１９においては、ヒットリード時
の出力データＱを示している。
【０１７３】ミスヒット時の動作について次に説明する
。この場合、ＳＲＡＭ２００にはＣＰＵがアクセス要求
するデータは格納されていない。コントローラ６５０に
おいてはセレクタ６７２がこのコンパレータ６５８から
のミスヒット指示信号に応答してタグメモリ６５６に格
納されていた対応のタグアドレスをマルチプレクス回路
７００へ与える。セレクタ６７２はこのとき、またＣＰ
Ｕから与えられている８ビットのタグアドレスＡ１４〜
Ａ２１を新たなタグアドレスとしてタグメモリ６５６の
対応の位置へ格納する。
【０１７４】ＣＤＲＡＭ６００内においては、このサイ
クルではコピーバックすなわちＳＲＡＭ２００からＤＲ
ＡＭ１００への１６ビットの一括転送が行なわれる。Ｓ
ＲＡＭ２００において、このＣＰＵからのアドレスＡ６
−Ａ１３に従ってＳＲＡＭロウデコーダＳＲＤ２０２に
より選択された１６ビット×４のデータが、ＣＰＵから
出力されるアドレスＡ６−Ａ１３およびセレクタ６７２
から出力される８ビットのタグアドレスに従ってＤＲＡ
Ｍ１００において行および列の選択動作が行なわれて選
択された１６ビット×４のＤＲＡＭセルの対応の位置に
格納される。
【０１７５】次の動作サイクルにおいてＣＤＲＡＭ６０
０は、このＣＰＵから出力されるアドレスＡ６−Ａ２１
に従ってＤＲＡＭ１００において１６ビット×４のＤＲ
ＡＭセルを選択し、この１６ビット×４のデータをまた
ＣＰＵからのアドレスＡ６−Ａ１３に従ってＳＲＡＭロ
ウデコーダＳＲＤにより選択されていたＳＲＡＭ２００
の対応の１６ビット×４のメモリセルへ書込む。
【０１７６】上述のように、ＳＲＡＭに対してはアドレ
スＡ２ないしＡ５をブロックアドレス、アドレスＡ６な
いしＡ１３をセットアドレスおよびアドレスＡ１４ない
しＡ２１をタグアドレスとし、かつＤＲＡＭに対しては
アドレスＡ６ないしＡ１１を列アドレスとしかつアドレ
スＡ１２ないしＡ２１を行アドレスとして用いることに
より、ＤＲＡＭ１００とＳＲＡＭ２００との間でのダイ
レクトマッピング方式を実現することができる。
【０１７７】図２０は本発明のＣＤＲＡＭを用いた４ウ
ェイセットアソシアティブ方式のシステムの構成を示す
ブロック図である。ＣＤＲＡＭ６００は図１９に示すも
のと同様の構成を意味しており、ＳＲＡＭ２００、ＤＲ
ＡＭ１００、クロック制御回路２５０′を含む。クロッ
ク制御回路２５０′は、図１に示す制御クロックバッフ
ァ２５０、ＳＲＡＭアレイ駆動回路２６４およびＤＲＡ
Ｍアレイ駆動回路２６０を含む。図面を簡略化するため
にデータ入出力を制御するための回路構成は示していな
い。
【０１７８】コントローラ７５０は、デコーダ７５２、
有効ビットメモリ７５４、タグアドレスメモリ７５６、
コンパレータ７５８、デコーダ７７０およびセレクタ７
７２を含む。４ウェイに対応するために、有効ビットメ
モリ７５４は各々が１ビット×６４の構成を備える４面
のメモリプレインを備え、またタグアドレスメモリ７５
６も各々が８ビット×６４の構成を備える４つのメモリ
プレインを備える。コンパレータ７５８も同様に、この
４ウェイのうちの１つを選択するために、タグアドレス
メモリ７５６の各メモリプレインに対して１つずつ設け
られ、合計４つ設けられる。この４ウェイセットアソシ
アティブ方式においては、ＳＲＡＭ２００の２５６行が
４ウェイに分割されるため、セット数は６４となる。
【０１７９】ＣＰＵからは以下の構成からなるアドレス
がアドレスバス６２０上へ伝達される。アドレスＡ２２
ないしＡ３１はチップセレクト用アドレス、アドレスＡ
１４ないしＡ２１がタグアドレス、アドレスＡ１２およ
びＡ１３がウェイアドレス、アドレスＡ６ないしＡ１１
がセットアドレス、アドレスＡ２ないしＡ５がブロック
アドレスとなる。アドレスＡ６ないしＡ１１およびアド
レスＡ１２ないしＡ２１はＤＲＡＭ１００に対してそれ
ぞれ列アドレスおよび行アドレスとして用いられる。ま
たＣＤＲＡＭ６００のＤＲＡＭ１００に対しては、行ア
ドレスと列アドレスとをマルチプレクスするためのマル
チプレクス回路７００が設けられる。次に動作について
説明する。
【０１８０】ＣＰＵからのアドレスＡ６−Ａ１１がセッ
トアドレスとしてデコーダ７５２へ与えられ、また、ア
ドレスＡ２２−Ａ３１がチップセレクトアドレスとして
デコーダ７７０へ与えられる。デコーダ７５２はこのセ
ットアドレスＡ６−Ａ１１をデコードし、有効ビットメ
モリ７５４において、対応のセットに関連する有効ビッ
トを有効状態に設定する。それにより１セット（４ウェ
イ）が選択される。デコーダ７７０はチップセレクトア
ドレスＡ２２−Ａ３１をデコードし、このＣＤＲＡＭ６
００へのアクセス要求が出されているか否かを判定する
。ＣＤＲＡＭ６００がアクセス要求されている場合には
デコーダ７７０はチップセレクト信号Ｅ＃を“Ｌ”の活
性状態とするとともに、コンパレータ７５８を活性状態
とする。コンパレータ７５８は、有効ビットメモリ７５
４の有効ビットを参照して、タグアドレスメモリ７５６
から対応の４ウェイのタグアドレスを読出し、この読出
したタグアドレスとＣＰＵからのアドレスＡ１４−Ａ２
１を比較する。コンパレータ７５８は、一致が見出され
た場合には、この一致が見出されたウェイを示すウェイ
アドレスＷ０，Ｗ１を出力するとともに、キャッシュヒ
ットを示すキャッシュヒット信号ＣＨ＃を“Ｌ”に立下
げる。コンパレータ７５８において一致が見出されない
場合には、このキャッシュヒット信号ＣＨ＃はミスヒッ
トを示す“Ｈ”に設定される。
【０１８１】キャッシュヒットの場合、このコントロー
ラ７５０からのウェイアドレスＷ０，Ｗ１とＣＰＵから
のアドレスＡ６−Ａ１１がＳＲＡＭロウデコーダ２０２
へ与えられ、ＳＲＡＭアレイ２０１において１６ビット
×４のＳＲＡＭセルが選択される。ブロックアドレスＡ
２−Ａ５がＳＲＡＭコラムデコーダ２０３よりデコード
され、選択された１６ビット×４のＳＲＡＭセルのうち
、１ビット×４が選択されてデータ出力端子Ｑ（または
データ入力端子Ｄ）に接続される。
【０１８２】ミスヒットの場合には、セレクタ７７２は
、たとえばＬＲＵ論理（最も古いウェイを選択する論理
）に従ってこの４ウェイのタグアドレスのうちの１つを
選択しタグアドレスを書換えるべき領域を選択する。 このセレクタ７７２により選択されたタグアドレスはア
レイアドレスとしてマルチプレクス回路７００を介して
ＤＲＡＭ１００のＤＲＡＭロウデコーダＤＲＤへ与えら
れる。またセレクタ７７２はその書換えられるべきタグ
アドレスをＣＰＵから与えられたアドレスＡ１４−Ａ２
１で置換える。
【０１８３】ＣＤＲＡＭ６００内においては、このサイ
クルはコピーバックモードとなる。このコピーバックモ
ードにおいては、またセレクタ７７２の制御の下に、書
換えられるべきウェイを示すウェイアドレスＷ０，Ｗ１
が出力される。ＳＲＡＭ２００においては、ＣＰＵから
のアドレスＡ６−Ａ１１とコントローラ７５０からのウ
ェイアドレスＷ０，Ｗ１とがデコードされ、１６ビット
×４のＳＲＡＭセルが選択される。一方、ＤＲＡＭ１０
０においては、セレクタ７７２から出力される８ビット
のタグアドレスとＣＰＵから出力されるアドレスＡ６−
Ａ１３に従って１６ビット×４のＤＲＡＭセルの選択が
行なわれる。その後、選択された１６ビット×４のＳＲ
ＡＭセルから選択された１６ビット×４のＤＲＡＭセル
へのデータ転送が行なわれる。
【０１８４】次の動作サイクルにおいて、ＣＰＵからの
アドレスＡ６−Ａ２１に従ってＤＲＡＭ１００において
１６ビット×４のＤＲＡＭセルが選択される。この新た
に選択された１６ビット×４のＤＲＡＭセルデータがア
ドレスＡ６−Ａ１１およびウェイアドレスＷ０，Ｗ１に
従って選択された１６ビット×４のＳＲＡＭセルに一括
して転送される。
【０１８５】上述の構成とすることにより、ＣＤＲＡＭ
６００の内部構成を何ら変更することなく、ダイレクト
マッピング方式およびセットアソシアティブ方式いずれ
のマッピング方式をも実現することができる。なお図に
は示していないが、フルアソシアティブマッピング方式
ももちろん可能である。この場合、コントローラ７５０
においては、ＳＲＡＭキャッシュのアドレスとＤＲＡＭ
１００の対応のアドレスとを記憶するタグアドレスメモ
リが必要とされる。次に、このＣＤＲＡＭの各種動作サ
イクルにおける信号のタイミング関係および状態遷移に
ついて説明する。
【０１８６】前述のように、アウトプットイネーブル信
号Ｇ＃を除く制御信号およびアドレスＡａ，Ａｃは外部
クロック信号Ｋの立上がりエッジでラッチされる。外部
クロックＫの立上がりエッジの前後にそれぞれセットア
ップ時間およびホールド時間が必要とされる以外は、各
信号の状態は任意（Ｄ．Ｃ．）である。この外部クロッ
ク同期方式に従えば、アドレス信号のスキューなどに起
因するサイクルタイムのマージンなどを考慮する必要が
なく、サイクルタイムを低減することができ、高速動作
するＣＤＲＡＭを得ることができる。
【０１８７】アウトプットイネーブル信号Ｇ＃は図１に
示す入出力回路２７４に含まれる出力バッファおよび出
力レジスタの出力状態を制御する。アウトプットイネー
ブル信号Ｇ＃が“Ｈ”の場合出力データはハイインピー
ダンス状態（Ｈｉ−Ｚ）となる。アウトプットイネーブ
ル信号Ｇ＃が活性状態の“Ｌ”となれば何らかのデータ
が出力される。ＣＤＲＡＭの動作モードは図１６に一覧
して示すとおりであるが、以下に各動作モードについて
そのタイミング図とともに説明する。
【０１８８】スタンバイ時においては外部クロック信号
Ｋの立上がりエッジではチップセレクト信号Ｅ＃および
リフレッシュ指示信号ＲＥＦ＃が共に“Ｈ”に設定され
、残りの制御信号ＣＨ＃，ＣＩ＃、ＣＲ＃およびＷ＃は
任意の状態である。このスタンバイ時においては、ＣＤ
ＲＡＭにおいては何らメモリ動作は行なわれない。
【０１８９】Ｎｏ．１：キャッシュヒットライトサイク
ル 図２１はキャッシュヒットライトサイクル時における各
信号のタイミングを示す図である。外部クロック信号Ｋ
はサイクルタイムｔｋを備える。サイクルタイムｔｋは
、外部クロック信号Ｋが“Ｈ”の状態にあるＨパルス幅
ｔＫＨと、外部クロック信号Ｋが“Ｌ”の状態にあるＬ
パルス幅ｔＫＬを含む。キャッシュヒットライトサイク
ルは、ＳＲＡＭキャッシュへデータを書込むサイクルで
ある。この状態の選択時には、外部クロック信号Ｋの立
上がりエッジでチップセレクト信号Ｅ＃を“Ｌ”、キャ
ッシュヒット信号ＣＨ＃を“Ｌ”、キャッシュ禁止信号
ＣＩ＃を“Ｈ”、コマンドレジスタ信号ＣＲ＃を“Ｈ”
、ライトイネーブル信号Ｗ＃を“Ｌ”、アウトプットイ
ネーブル信号Ｇ＃を“Ｈ”に設定する。
【０１９０】この状態において、ＳＲＡＭ２００に対す
るアドレスが有効（Ｖａｌｉｄ）としてラッチされ、こ
のＳＲＡＭ用のアドレスＡｃに従ってＳＲＡＭへアクセ
スが行なわれる。このときＤＲＡＭに対するアドレスＡ
ａは任意（Ｄ．Ｃ．）である。外部クロック信号Ｋの立
上がりエッジで入力データＤは有効とされ、ＳＲＡＭ用
のアドレスＡｃにより選択されたＳＲＡＭセルへのこの
有効な書込みデータが書込まれる。キャッシュメモリＳ
ＲＡＭへのアクセスは高速であるため、図２１に示すよ
うに外部クロック信号Ｋの１クロックサイクルで書込み
が完了する。すなわち、このキャッシュヒットライトに
要する時間はクロックサイクル時間ｔＫである。
【０１９１】図２１においては出力データＱがアウトプ
ットイネーブル信号Ｇ＃の任意状態に応答して変化して
いるが、これはこのアウトプットイネーブル信号Ｇ＃の
“Ｈ”および“Ｌ”のレベルに応じて出力データが現わ
れることを示している。また、この図２１においては、
各制御信号およびアドレス信号のセットアップ時間およ
びホールド時間をも併せて示している。セットアップ時
間は外部クロック信号Ｋの立上がりエッジまでに確実に
各制御信号またはアドレスを確定状態に設定するために
必要とされる時間である。ホールド時間はこの外部クロ
ック信号Ｋの立上がりエッジからその信号を一定時間保
持し、確実な動作を行なわせるために必要とされる時間
である。簡単にこの各セットアップ時間およびホールド
時間を説明する。
【０１９２】チップセレクト信号Ｅ＃は“Ｌ”移行時に
必要とされるセットアップ時間ｔＥＬＳと、“Ｈ”へ移
行するときに必要とされるセットアップ時間ｔＥＨＳと
、“Ｌ”移行時に必要とされるホールド時間ｔＥＬＨと
、“Ｈ”移行時に必要とされるホールド時間ｔＥＨＨを
含む。
【０１９３】キャッシュヒット信号ＣＨ＃には、“Ｌ”
移行時に必要とされるセットアップ時間ｔＣＨＬＳと、
“Ｈ”移行時に必要とされるセットアップ時間ｔＣＨＨ
Ｓと、“Ｌ”移行時に必要とされるホールド時間ｔＣＨ
ＬＨと、“Ｈ”移行時に必要とされるホールド時間ｔＣ
ＨＨＨが設定される。
【０１９４】キャッシュ禁止信号ＣＩ＃は、“Ｌ”移行
時および“Ｈ”移行時にそれぞれ必要とされるセットア
ップ時間ｔＣＩＬＳおよびｔＣＩＨＳと、“Ｌ”移行時
および“Ｈ”移行時にそれぞれ必要とされるホールド時
間ｔＣＩＬＨおよびｔＣＩＨＨを含む。
【０１９５】コマンドレジスタ信号ＣＲ＃は、“Ｌ”移
行時および“Ｈ”移行時にそれぞれ必要とされるセット
アップ時間ｔＣＲＬＳおよびｔＣＲＨＳと、“Ｌ”移行
時および“Ｈ”移行時にそれぞれ必要とされるホールド
時間ｔＣＲＬＨおよびｔＣＲＨＨを含む。
【０１９６】リフレッシュ信号ＲＥＦ＃は、“Ｌ”移行
時および“Ｈ”移行時にそれぞれ必要とされるセットア
ップ時間ｔＲＬＳおよびｔＲＨＳと、“Ｌ”移行時およ
び“Ｈ”移行時にそれぞれ必要とされるホールド時間ｔ
ＲＬＨおよびｔＲＨＨを含む。
【０１９７】ライトイネーブル信号Ｗ＃は、“Ｌ”移行
時および“Ｈ”移行時にそれぞれ必要とされるセットア
ップ時間ｔＷＬＳおよびｔＷＨＳと、“Ｌ”移行時およ
び“Ｈ”移行時にそれぞれ必要とされるホールド時間ｔ
ＷＬＨおよびｔＷＨＨを含む。ＳＲＡＭ用のアドレスＡ
ｃは、その状態が有効（Ｖａｌｉｄ）と判定されるため
に必要とされるセットアップ時間ｔＡＣＳと、有効時に
必要とされるホールド時間ｔＡＣＨを含む。
【０１９８】ＤＲＡＭ用のアドレスＡａは、有効と判定
される（外部クロック信号Ｋの立上りエッジ）までに必
要とされるセットアップ時間ｔＡＡＳと、有効と判定さ
れた後に必要とされるホールド時間ｔＡＡＨを含む。
【０１９９】書込みデータＤに対しては、有効データに
対して要求されるセットアップ時間ｔＤＳと、有効デー
タに要求されるホールド時間ｔＤＨが必要とされる。
【０２００】アウトプットイネーブル信号Ｇ＃に対して
は、出力ディスエーブル状態としてからデータ入力ピン
が活性状態とされるまでに必要とされる時間ｔＧＨＤと
、データ入力ピンがハイインピーダンス状態となってか
ら信号Ｇ＃が“Ｌ”へ移行するまでに必要とされる遅延
時間ｔＧＬＤと、“Ｌ”移行後出力ピンが活性状態とさ
れるまでに必要とされる時間ｔＧＬＱと、“Ｈ”移行後
出力ピンがハイインピーダンス状態となるまでに必要と
される時間ｔＧＨＱが設定される。
【０２０１】アクセス時間としては、アウトプットイネ
ーブル信号Ｇ＃が“Ｌ”となってから有効データが出力
されるまでのアクセス時間ｔＧＬＡと、外部クロック信
号Ｋが“Ｌ”となってから有効データが出力されるまで
に必要とされるアクセス時間ｔＫＬＡと、外部クロック
信号Ｋが“Ｈ”となってから有効データが出力されるま
でに要するアクセス時間ｔＫＨＡと、レジスタ出力モー
ドにおいて外部クロック信号Ｋが“Ｈ”となってから有
効データが出力されるまでのアクセス時間ｔＫＨＡＲと
、外部クロック信号Ｋが“Ｈ”となってからＤＲＡＭへ
アクセスして有効データが出力されるまでに必要とされ
るアレイアクセス時間ｔＫＨＡＡが設定される。
【０２０２】図２１において、アウトプットイネーブル
信号Ｇ＃の立上がりエッジから時間ｔＧＨＤ経過後、書
込みデータＤは無効（Ｉｎｖ）とみなされる。この無効
書込みデータはセットアップ時間ｔＤＳ領域内に入れば
有効（Ｖａｌｉｄ）データとみなされる。
【０２０３】本発明のＣＤＲＡＭのサイクル時間は、一
例として、１０ｎＳないし２０ｎＳに設定される。アレ
イアクセス時間ｔＫＨＡＡは、７０ないし８０ｎＳに設
定される。各セットアップ時間およびホールド時間は数
ナノ秒に設定される。
【０２０４】ＮＯ．２Ｔ：キャッシュヒットリードサイ
クル（トランスペアレント出力モード）図２２にこのト
ランスペアレント出力モード時におけるキャッシュヒッ
トリードサイクルのタイミング図を示す。出力モードは
前述のごとく、トランスペアレント出力モード、ラッチ
出力モード、およびレジスタ出力モードを含む。この出
力モードの指定は、コマンドレジスタによって行なわれ
る。図２２において、キャッシュヒットリードサイクル
時においては、外部クロック信号Ｋの立上がりエッジで
、チップセレクト信号Ｅ＃およびキャッシュ指示信号Ｃ
Ｈ＃がともに“Ｌ”に設定され、キャッシュ禁止信号Ｃ
Ｉ＃、リフレッシュ指示信号ＲＥＦ＃、コマンドレジス
タ信号ＣＲ＃およびライトイネーブル信号Ｗ＃が“Ｈ”
に設定される。
【０２０５】この状態において、外部クロック信号Ｋの
立上がりエッジでＳＲＡＭに対するアドレスＡｃが有効
とされ、この有効アドレスＡｃに従ったＳＲＡＭセルの
選択動作が行なわれる。トランスペアレント出力モード
においては、この有効アドレスＡｃが指定するＳＲＡＭ
セルのデータがこのクロックサイクルにおいて出力され
る。このトランスペアレント出力モードにおいては、有
効出力データＱは、外部クロック信号Ｋの立上がりエッ
ジから時間ｔＫＨＡ経過後、またはアウトプットイネー
ブル信号Ｇ＃の立下がりエッジから時間ｔＧＬＡ経過後
の遅い方のタイミングで出力される。
【０２０６】時間ｔＫＨＡより前にアウトプットイネー
ブル信号Ｇ＃を“Ｌ”へ立下げると、無効データ（ＩＮ
Ｖ．）が時間ｔＫＨＡが経過するまで出力される。この
キャッシュヒットリードサイクルにおいては書込みデー
タはハイインピーダンス状態（Ｈｉ−Ｚ）に設定され、
またＤＲＡＭに対するアドレスＡａは用いられることが
ないため、任意状態である。
【０２０７】Ｎｏ．２Ｌ：キャッシュヒットリードサイ
クル（ラッチ出力モード） 図２３にラッチ出力モードのキャッシュヒットリードサ
イクルのタイミング図を示す。このラッチ出力モードと
、トランスペアレント出力モードとの相違点は、アクセ
ス時間ｔＫＨＡよりも前にアウトプットイネーブル信号
Ｇ＃を“Ｌ”に立下げたときに、まず、前のサイクルで
選択されたＳＲＡＭセルのデータ（Ｐｒｅ．Ｖａｌｉｄ
）が出力されることである。他の信号のタイミングは図
２２に示すトランスペアレント出力モードと同様である
。このラッチ出力モードに従えば、無効データ（ＩＮＶ
）が出力されることはなく、常に有効なデータのみが出
力される。
【０２０８】Ｎｏ．２Ｒ：キャッシュヒットリードサイ
クル（レジスタ出力モード） 図２４にレジスタ出力モードにおけるキャッシュヒット
リードサイクルのタイミング図を示す。このレジスタ出
力モードにおけるキャッシュヒットリードサイクルにお
ける外部制御信号のタイミングは図２２および２３に示
すトランスペアレント出力モードおよびラッチ出力モー
ドのそれと同様である。このレジスタ出力モードにおい
ては外部クロック信号Ｋの立上がりエッジから時間ｔＫ
ＨＡＲ経過後、またはアウトプットイネーブル信号Ｇ＃
の立下がりエッジから時間ｔＧＬＡ経過後の遅い方の時
刻に前サイクルの有効データ（Ｐｒｅ．Ｖａｌｉｄ）が
出力される。このレジスタ出力モードにおいては無効デ
ータは出力されない。このレジスタ出力モードは、パイ
プライン動作に適している。
【０２０９】上述の出力モードの切換えは、図１に示す
入出力回路２７４に含まれる出力レジスタの動作を制御
することにより実現される。
【０２１０】Ｎｏ．３：コピーバックサイクル図２５に
コピーバックサイクルの各信号のタイミングを示す。こ
のコピーバックサイクルはキャッシュ（ＳＲＡＭ）から
アレイ（ＤＲＡＭ）へデータを転送するサイクルであり
、ミスヒットの場合の最初のサイクルに行なわれる。コ
ピーバックサイクルにおいては、外部クロック信号Ｋの
立上がりエッジで、チップセレクト信号Ｅ＃およびライ
トイネーブル信号Ｗ＃をともに“Ｌ”に設定し、かつキ
ャッシュヒット信号ＣＨ＃、キャッシュ禁止信号ＣＩ＃
、リフレッシュ指示信号ＲＥＦ＃、コマンドレジスタ信
号ＣＲ＃およびアウトプットイネーブル信号Ｇ＃を“Ｈ
”に設定する。このコピーバックサイクルにおいては、
ＤＲＡＭにおいてもメモリセルを選択するためにアレイ
アドレスＡａを入力する必要がある。アレイアドレスＡ
ａは行アドレス（Ｒｏｗ）と列アドレス（Ｃｏｌ）とが
マルチプレクスして与えられる。外部クロック信号Ｋの
最初の立上がりエッジでアレイ行アドレスがラッチされ
、外部クロック信号Ｋの２回目の立上がりエッジでアレ
イ列アドレスがラッチされる。外部クロック信号Ｋの２
回目の立上がりエッジにおいてはキャッシュヒット指示
信号ＣＨ＃、キャッシュ禁止信号ＣＩ＃、ライトイネー
ブル信号Ｗ＃およびキャッシュアドレス（ＳＲＡＭに対
するアドレス）Ａｃは任意である。
【０２１１】ライトイネーブル信号Ｗ＃が１回目の外部
クロック信号Ｋの立上がりエッジで“Ｌ”に設定されて
おり、この外部入力データＤはハイインピーダンス状態
から任意の状態へ変化する。外部出力データＱは、アウ
トプットイネーブル信号Ｇ＃が“Ｈ”にあるためハイイ
ンピーダンス状態となる。
【０２１２】Ｎｏ．４：ブロック転送サイクルこの図２
６に示すブロック転送サイクルでは、コピーバック動作
後などにおいて、アレイからキャッシュ（ＳＲＡＭ）へ
データブロックが一括転送される。このブロック転送サ
イクルは、外部クロック信号Ｋの１回目の立上がりエッ
ジでライトイネーブル信号Ｗ＃が“Ｈ”に設定されるこ
とを除いて図２５に示すコピーバックサイクルと同じタ
イミング条件が満足される。
【０２１３】すなわち、キャッシュミス（ミスヒット）
時において外部クロック信号Ｋの１回目の立上がりエッ
ジでライトイネーブル信号Ｗ＃を“Ｌ”と設定すればコ
ピーバックサイクルが起動され、一方、ライトイネーブ
ル信号Ｗ＃を“Ｈ”と設定すればアレイからキャッシュ
へのブロック転送サイクルが設定される。
【０２１４】Ｎｏ．５：アレイライトサイクル図２７に
示すアレイライトサイクルはＣＰＵがアレイへ直接アク
セスしてデータを書込むモードを設定するサイクルであ
る。アレイアドレスＡａによりアレイのＤＲＡＭセルを
選択する。このとき、図１４に示すように、双方向転送
ゲート回路３０５のアクセス切換え回路３１０を介して
データが書込まれてもよく、またこのようなアクセス切
換え回路３１０を設けることなく、ＳＲＡＭのビット線
対ＳＢＬおよび双方向転送ゲートＢＴＧならびにグロー
バルＩ／Ｏ線対ＧＩＯを介してデータを書込む構成であ
ってもよい。ＳＲＡＭアレイのＳＲＡＭビット線対ＳＢ
Ｌを介してデータを書込む構成の場合、アレイアドレス
Ａａの下位ビットがブロックアドレスとしてＳＲＡＭの
コラムデコーダＳＣＤへ与えられてもよく、またＤＲＡ
Ｍコラムデコーダから列選択信号がＳＲＡＭ選択ゲート
へ与えられてもよい。
【０２１５】アレイライトサイクルの指定は、図２７に
示すように、外部クロック信号Ｋの１回目の立上がりエ
ッジで、チップセレクト信号Ｅ＃、キャッシュ禁止信号
ＣＩ＃、およびライトイネーブル信号Ｗ＃を“Ｌ”に設
定し、リフレッシュ指示信号ＲＥＦ＃およびアウトプッ
トイネーブル信号Ｇ＃を“Ｈ”に設定することにより行
なわれる。キャッシュ指示信号ＣＨ＃の状態は任意であ
る。このアレイライトサイクルにおいては、外部クロッ
ク信号Ｋの１回目の立上がりエッジでアレイアドレスＡ
ａが行アドレス（Ｒｏｗ）としてラッチされ、外部クロ
ック信号Ｋの２回目の立上がりエッジでアレイアドレス
Ａａが列アドレス（Ｃｏｌ）としてラッチされる。キャ
ッシュへのアクセスはこのとき行なわれないため、キャ
ッシュ用のアドレスＡｃの状態は任意である。外部書込
みデータＤは１回目の外部クロック信号Ｋの立上がりエ
ッジでラッチされる。外部出力データＱはハイインピー
ダンス状態となる。
【０２１６】図１９および図２０に示すキャッシュシス
テムにおいては、ＤＲＡＭ１００へは１６ビットのアド
レスのみが与えられており、ブロックアドレスによりＳ
ＲＡＭにおけるブロック内部の列選択動作が行なわれて
いる。この図１９および図２０に示す構成はキャッシュ
システム時の構成を示しており、アレイアクセスの構成
を示していないが、アレイアクセス時において、キャッ
シュ禁止信号ＣＩ＃が“Ｌ”となったとき、この４ビッ
トのブロックアドレスをＤＲＡＭ１００の列選択用アド
レスとして用いる構成とすればよい。
【０２１７】Ｎｏ．６：アレイリードサイクル図２８に
示すアレイリードサイクルはＣＰＵが直接アレイへアク
セスしてデータを読出すモードを設定するためのサイク
ルである。このアレイリードサイクルの指定は、図２８
に示すように、外部クロック信号Ｋの１回目の立上がり
エッジでチップセレクト信号Ｅ＃、キャッシュ禁止信号
ＣＩ＃を“Ｌ”とし、リフレッシュ指示信号ＲＥＦ＃、
コマンドレジスタ信号ＣＲ＃、ライトイネーブル信号Ｗ
＃およびアウトプットイネーブル信号Ｇ＃を“Ｈ”に設
定することにより行なわれる。外部クロック信号Ｋの２
回目の立上がりエッジではチップセレクト信号Ｅ＃、リ
フレッシュ指示信号ＲＥＦ＃、およびコマンドレジスタ
信号ＣＲ＃が“Ｈ”に設定され、キャッシュ禁止信号Ｃ
Ｉ＃およびライトイネーブル信号Ｗの状態は任意である
。キャッシュヒット指示信号ＣＨ＃はアレイリードサイ
クルにおいては状態は任意であり、またアウトプットイ
ネーブル信号Ｇ＃は“Ｈ”の状態を維持する。外部クロ
ック信号Ｋの１回目の立上がりエッジでアレイアドレス
Ａａが行アドレスとしてラッチされ、２回目の外部クロ
ック信号Ｋの２回目の立上がりエッジでアレイアドレス
Ａａが列アドレスとしてラッチされる。外部入力データ
Ｄの状態は任意であり、外部出力データＱはハイインピ
ーダンス状態に設定される。
【０２１８】ここで、アレイアクセスサイクル（アレイ
ライトサイクルおよびアレイリードサイクル）は外部ク
ロック信号Ｋの１回目の立上がりエッジでキャッシュ信
号ＣＩ＃を“Ｌ”に設定することにより設定されるが、
このアレイアクセスサイクルは、アレイにＣＰＵが直接
アクセスするモードを設定するためのサイクルであり、
このアレイライトサイクルおよびアレイリードサイクル
内で実際にデータのリード／ライトが行なわれているの
ではない。
【０２１９】コピーバック動作、ブロック転送動作およ
びアレイアクセス動作など、アレイのデータのリード／
ライトを必要とする動作は、ＤＲＡＭアレイのワード線
の選択、選択セルデータのセンスアンプによる検知増幅
およびデータのリストア動作ならびにＲＡＳプリチャー
ジなどを必要とする。したがって、これらのアレイのデ
ータのリード／ライトを必要とする動作は数クロックサ
イクル必要とする。ＤＲＡＭのサイクルタイムをｔａ、
外部クロック信号ＫのサイクルタイムをｔＫとしてｍ＝
ｔａ／ｔＫ回だけ外部クロックサイクルが必要とされる
。このｍサイクルはＣＰＵに対する待ち時間となる。 このようなアレイにおけるセル選択およびデータのリー
ド／ライトにおいてＣＰＵに対するウェイトがかけられ
ているときのタイミングについて次に説明する。
【０２２０】Ｎｏ．７：アレイアクティブサイクルアレ
イアクティブサイクルでは、あたえられたアレイアドレ
スＡａに従って行選択動作および列選択動作ならびにデ
ータの書込み／読出しが行なわれる。このアレイアクテ
ィブサイクルにおいては、図２９に示すように外部クロ
ック信号Ｋの立上がりエッジで、チップセレクト信号Ｅ
＃、リフレッシュ指示信号ＲＥＦ＃およびコマンドレジ
スタ信号ＣＲ＃が“Ｈ”に設定され、アウトプットイネ
ーブル信号Ｇ＃がこのサイクル中“Ｈ”に固定される。 キャッシュヒット信号ＣＨ＃、キャッシュ禁止信号ＣＩ
＃、ライトイネーブル信号Ｗ＃の状態は任意である。こ
のアレイアクティブサイクルにおいては、外部入力デー
タＤの状態は任意であるが、外部出力データＱはハイイ
ンピーダンスとなる。
【０２２１】Ｎｏ．７ＱＴ：トランスペアレント出力モ
ードを伴うアレイアクティブサイクル この図３０に示すトランスペアレント出力モードにおけ
るアレイアクティブサイクルにおいては、図３０と図２
９の比較から明らかなように各制御信号Ｅ＃、ＣＨ＃、
ＣＩ＃、ＲＥＦ＃、ＣＲ＃およびＷ＃は図２９に示すア
レイアクティブサイクルと同様に設定される。このトラ
ンスペアレント出力モードにおけるアレイアクティブサ
イクルは、アウトプットイネーブル信号Ｇ＃が“Ｌ”と
設定されることにより出力バッファが活性化され、有効
データが出力される。このトランスペアレント出力モー
ドにおけるアレイアクティブサイクルにおいては、図２
８に示すアレイリードサイクルにおいて設定されたアレ
イアドレスＡａに対応するＤＲＡＭセルのデータが出力
される。
【０２２２】Ｎｏ．７ＱＬ：ラッチ出力モードでのアレ
イアクティブサイクル 図３１に示すラッチ出力モードでのアレイアクティブサ
イクルにおける各制御信号のタイミング状態は図３０に
示すものと同じである。ラッチ出力モードでのアレイア
クティブサイクルにおいては、それまで“Ｈ”に保持さ
れていたアウトプットイネーブル信号Ｇ＃が“Ｌ”へ立
下がると、まず、前回のアクセスサイクル（キャッシュ
アクセスサイクルでもアレイアクセスサイクルのいずれ
でもよい）で読出されたデータ（出力レジスタにラッチ
されている）がまず出力され、続いて今回のアレイアク
セスサイクルで読出されたデータが出力される。
【０２２３】Ｎｏ．７ＱＲ：レジスタ出力モードでのア
レイアクティブサイクル 図３２に示すレジスタ出力モードでのアレイアクティブ
サイクルにおける各制御信号の状態は、図３０および３
１に示すものと同じである。このラッチ出力モードでの
アレイアクティブサイクルにおいてはそれまで“Ｈ”に
保持されていたアウトプットイネーブル信号Ｇ＃を“Ｌ
”に立下げると、外部書込みデータＤがハイインピーダ
ンス状態となり、外部出力データＱとしては前回のアク
セスサイクルで読出されたデータが出力される。このラ
ッチ出力モードのアレイアクセスサイクルにおいて、次
にアウトプットイネーブル信号Ｇ＃が“Ｈ”から“Ｌ”
に立下げられると今回のアレイアクセスサイクルで読出
されたデータが出力される。
【０２２４】この図２８ないし図３２に示すサイクルを
組合わせることによりアレイから出力データＱが得られ
る。
【０２２５】図３３はトランスペアレント出力モードに
おいてアレイからデータを読出す際に実行されるサイク
ルの全体を示す図である。図３３において、タイミング
図の上に丸印で示す数字は前述の各サイクルの説明にお
いて付した番号を表わしている。
【０２２６】まずトランスペアレント出力モードにおけ
るアレイリード動作においては、図２８に示すアレイリ
ードサイクル（Ｎｏ．６）が実行される。このサイクル
Ｎｏ．６によりアレイアドレスＡａがそれぞれ外部クロ
ック信号Ｋの立上がりエッジで行アドレスおよび列アド
レスとして順に取込まれる。次いで図２９に示すアレイ
アクティブサイクルが所定回数実行され、ＤＲＡＭアレ
イにおける行および列の選択動作が行なわれる。最後に
、図３０に示すサイクルＮｏ．７ＱＴを実行し、出力イ
ネーブル信号Ｇ＃を“Ｌ”に立下げることにより、無効
データが出力された後有効データが出力される。この場
合のアクセス時間ｔＫＨＡＡは通常のＤＲＡＭのアクセ
ス時間と同程度となる。
【０２２７】図３４はラッチ出力モードにおいてアレイ
からデータをリードする際に行なわれるサイクルの全体
を示す図である。このラッチ出力モードにおけるアレイ
リード動作においても、図３３に示すトランスペアレン
ト出力モードにおけるアレイリード動作と同様、まず図
２８に示すアレイリードサイクル（Ｎｏ．６）が行なわ
れ、アレイからデータを読出すモードの設定が行なわれ
る。このアレイリードサイクル（サイクルＮｏ．６）に
よりアレイアドレスＡａがラッチされた後、図２９に示
すアレイアクティブサイクル（サイクルＮｏ．７）が所
定回数行なわれる。このアレイアクティブサイクル（サ
イクルＮｏ．７）の後、図３１に示すラッチ出力モード
でのアレイアクティブサイクル（サイクルＮｏ．７ＱＬ
）が行なわれる。このサイクルＮｏ．７ＱＬにおいてそ
れまで“Ｈ”に設定されていたアウトプットイネーブル
信号Ｇ＃を“Ｌ”と立下げると、前回のアクセスにより
読出されたデータが出力された後今回のアレイリードサ
イクルでアクセス要求されたメモリセルのデータが出力
される。このときのアクセス時間ｔＫＨＡＡは、外部ク
ロック信号Ｋの第１回目の立上がりエッジから今回のア
レイアクセスサイクルでアクセス要求されたメモリセル
データ（Ｖａｌｉｄ）が出力されるまでに要する時間で
ある。
【０２２８】図３５はレジスタ出力モードにおいてアレ
イからデータをリードする際に行なわれるサイクルの全
体を示す図である。図３５において、まずサイクルＮｏ
．６の実行により、アレイリードモードの設定が行なわ
れ、かつ外部クロック信号Ｋの立上がりエッジでアレイ
アドレスＡａがそれぞれ行アドレスおよび列アドレスと
して時分割的にラッチされる。続いて、サイクルＮｏ．
７のアレイアクティブサイクルが所定回数行なわれた後
、サイクルＮｏ．７ＱＲのアレイアクティブサイクルが
行なわれる。このサイクルＮｏ．７ＱＲにおいてアウト
プットイネーブル信号Ｇ＃が“Ｌ”に立下がりかつ外部
クロック信号Ｋの立上がった後、時間ｔＫＨＡ経過後ま
たは時間ｔＧＬＡ経過後の遅い方のタイミングで前回の
サイクルで読出されたデータが出力データＱとして出力
される。このときのアクセス時間ｔＫＨＡＡはサイクル
Ｎｏ．６において外部クロック信号Ｋが１回目の立上が
りエッジから有効データが出力されるまでの時間である
。
【０２２９】ＤＲＡＭセルは定期的にリフレッシュする
必要がある。このリフレッシュ動作の設定はリフレッシ
ュ指示信号ＲＥＦ＃により行なわれる。このリフレッシ
ュ時においては、ＣＤＲＡＭ内では、このリフレッシュ
指示信号ＲＥＦ＃に応答してリフレッシュアドレスカウ
ンタ（図１のカウンタ２５６参照）からリフレッシュア
ドレスが発生され、このリフレッシュアドレスに従って
自動的にＤＲＡＭセルのリフレッシュが行なわれる。こ
のようなオートリフレッシュ機能を備えるＤＲＡＭは従
来からＤＲＡＭ分野において知られている。以下、この
リフレッシュを行なうための信号のタイミングについて
説明する。
【０２３０】Ｎｏ．８：リフレッシュサイクル図３６は
リフレッシュサイクルの信号タイミングを示す図である
。図３６に示すように、外部クロック信号Ｋの立上がり
エッジでチップセレクト信号Ｅ＃およびリフレッシュ指
示信号ＲＥＦ＃をそれぞれ“Ｈ”および“Ｌ”と設定す
ることによりＤＲＡＭのリフレッシュモードが設定され
る。外部クロック信号Ｋの立上がりエッジでチップセレ
クト信号Ｅ＃を“Ｈ”、リフレッシュ指示信号ＲＥＦ＃
を“Ｈ”と設定すれば、このＤＲＡＭのリフレッシュが
停止される。このオートリフレッシュサイクルにおいて
は、他の制御信号ＣＨ＃、ＣＩ＃、ＣＲ＃、Ｗ＃の状態
は任意であり、またアウトプットイネーブル信号Ｇ＃は
“Ｈ”に設定される。したがってこのとき、キャッシュ
アドレスＡｃおよびアレイアドレスＡａの状態は任意で
あり、また外部入力データＤの状態も任意であり、外部
出力データＱはハイインピーダンス状態に設定される。
【０２３１】リフレッシュ動作はＤＲＡＭに対してのみ
行なわれる。ＳＲＡＭは何らリフレッシュをする必要が
ない。したがってこのリフレッシュ期間中にキャッシュ
へアクセスすることが可能である。
【０２３２】以下、このリフレッシュとキャッシュアク
セスとを同時に行なうサイクルのタイミングについて説
明する。
【０２３３】Ｎｏ．８Ｗ：キャッシュヒットライトを伴
うリフレッシュサイクル このサイクルＮｏ．８Ｗにおいては、ＤＲＡＭにおける
リフレッシュと平行して、キャッシュヒットが発生した
ときに対応のＳＲＡＭセルへのデータの書込みが行なわ
れる。このキャッシュヒットライトを伴うリフレッシュ
サイクルの設定は図３７に示すように、外部クロック信
号Ｋの立上がりエッジにおいて、チップセレクト信号Ｅ
＃、キャッシュヒット指示信号ＣＨ＃を、リフレッシュ
指示信号ＲＥＦ＃、ライトイネーブル信号Ｗ＃を“Ｌ”
に設定し、キャッシュ禁止信号ＣＩ＃およびアウトプッ
トイネーブル信号Ｇ＃を“Ｈ”に設定することにより行
なわれる。これによりキャッシュヒットライトサイクル
が設定されかつリフレッシュサイクルが設定される。キ
ャッシュ（ＳＲＡＭ）においては、このキャッシュヒッ
ト指示信号ＣＨ＃とライトイネーブル信号Ｗ＃の活性状
態に応答して、外部クロック信号Ｋの立上がりエッジで
外部からの書込みデータＤを取込み対応のＳＲＡＭセル
位置へ書込む動作が行なわれる。ＤＲＡＭにおいては、
リフレッシュ指示信号ＲＥＦ＃により内部のリフレッシ
ュアドレスカウンタが起動され、このカウンタからのリ
フレッシュアドレスに従ってリフレッシュが行なわれる
。
【０２３４】外部クロック信号Ｋの立上がりエッジにお
いて、リフレッシュ指示信号ＲＥＦ＃を“Ｈ”とすれば
、単に図２１に示すキャッシュヒットライトサイクル（
サイクルＮｏ．１）が行なわれるだけであり、ＤＲＡＭ
のリフレッシュは停止される。
【０２３５】Ｎｏ．８ＲＴ：トランスペアレント出力モ
ードにおけるキャッシュヒットリードを伴うリフレッシ
ュサイクル このサイクルＮｏ．８ＲＴにおいては、トランスペアレ
ント出力モードに従ってキャッシュヒットリードが行な
われるとともに、ＤＲＡＭにおいてオートリフレッシュ
が行なわれる。このサイクルＮｏ．８の設定は、図３８
に示すように、外部クロック信号Ｋの立上がりエッジで
、チップセレクト信号Ｅ＃、キャッシュヒット指示信号
ＣＨ＃、およびリフレッシュ指示信号ＲＥＦ＃を“Ｌ”
に設定しかつキャッシュ禁止信号ＣＩ＃、コマンドレジ
スタ信号ＣＲ＃およびライトイネーブル信号Ｗ＃を“Ｈ
”に設定することにより行なわれる。ＳＲＡＭキャッシ
ュにおいては、このキャッシュヒットリード指示に応答
して、外部クロック信号Ｋの立上がりエッジでキャッシ
ュアドレスＡｃを取込み対応のＳＲＡＭセルを選択する
。アウトプットイネーブル信号Ｇ＃が“Ｌ”に立下がる
と、所定時間経過後有効出力データＱが出力される。
【０２３６】ＤＲＡＭにおいては、リフレッシュ指示信
号ＲＥＦ＃に応答してオートリフレッシュが行なわれる
。このキャッシュヒットリードを伴うリフレッシュサイ
クルにおいて外部クロック信号Ｋの立上がりエッジでリ
フレッシュ指示信号ＲＥＦ＃を“Ｈ”に設定すれば、こ
のリフレッシュ指示信号ＲＥＦ＃に応答して行なわれる
オートリフレッシュが停止される。したがってこの場合
には、図２２に示すサイクルＮｏ．２Ｔと同じトランス
ペアレント出力モードにおけるキャッシュヒットリード
サイクルが行なわれる。
【０２３７】Ｎｏ．８ＲＬ：ラッチ出力モードのキャッ
シュヒットリードを伴うリフレッシュサイクルこの図３
９に示すサイクルＮｏ．８ＲＬにおいては、ラッチ出力
モードによるキャッシュヒットリードが行なわれるとと
もにＤＲＡＭのオートリフレッシュが行なわれる。各制
御信号のタイミング条件は図３７および３８に示すもの
と同様である。このラッチ出力モードにおいては、キャ
ッシュヒットが生じた場合、アウトプットイネーブル信
号Ｇ＃が“Ｌ”に立下がった後、まず前回のサイクルで
アクセスされたデータが出力され続いて今回のサイクル
でアクセスされたデータが出力される。
【０２３８】Ｎｏ．８ＲＲ：レジスタ出力モードのキャ
ッシュヒットリードサイクルを伴うリフレッシュサイク
ル この図４０に示すサイクルＮｏ．８ＲＲにおいては、レ
ジスタ出力モードでのキャッシュヒットリードサイクル
に従ってデータの読出しが行なわれるとともに、ＤＲＡ
Ｍにおいてもオートリフレッシュが行なわれる。各制御
信号のタイミング条件は図３８および図３９に示すもの
と同様であり、ヒートリードとオートリフレッシュが行
なわれる。このサイクルＮｏ．８ＲＲにおいては、アウ
トプットイネーブル信号Ｇ＃が“Ｌ”へ立下がると前回
のサイクルにおいて選択された出力データが出力される
。この後一旦アウトプットイネーブル信号Ｇ＃を“Ｈ”
に立上げ、続いてアウトプットイネーブル信号Ｇ＃を“
Ｌ”へ立下げると今回のサイクルで選択されたＳＲＡＭ
セルのデータが出力される。
【０２３９】ＣＤＲＡＭのトランスペアレント出力モー
ド、ラッチ出力モード、レジスタ出力モード、マスクト
ライトモード、Ｄ／Ｑ分離モードはコマンドレジスタに
所望の特殊機能を設定するコマンドをセットすることに
より実現される。次にこのコマンドレジスタにコマンド
を設定するための動作サイクルについて説明する。
【０２４０】Ｎｏ．９：コマンドレジスタセットサイク
ル 図４１はコマンドレジスタセットサイクル（サイクルＮ
ｏ．９）における各信号のタイミングを示す図である。 このコマンドレジスタセットサイクルは、外部クロック
信号Ｋの立上がりエッジで、チップセレクト信号Ｅ＃、
キャッシュ禁止信号ＣＩ＃、コマンドレジスタ信号ＣＲ
＃、およびライトイネーブル信号Ｗ＃を“Ｌ”に設定す
ることにより実現される。このとき、図１７に示すよう
に、コマンドレジスタのうちの４つのレジスタＷＲ０〜
ＷＲ３のいずれかが選択される。出力モードの設定はコ
マンドレジスタＷＲ０が選択され、かつそのときの入力
データＤの組合わせにより出力モードの内容が選択され
る。このため外部クロック信号Ｋの立上がりエッジでコ
マンドアドレスＡｒと外部書込みデータＤが有効とされ
てラッチされる。コマンドアドレスＡｒの２ビットＡｒ
０およびＡｒ１がともに０（“Ｌ”）のときにコマンド
レジスタＷＲ０が選択される。４ビットの外部書込みデ
ータＤのうち上位２ビットＤ２（ＤＱ２）およびＤ３（
ＤＱ３）が“０”（“Ｌ”）であり、最下位ビットＤ０
（ＤＱ０）が“０”にあればトランスペアレント出力モ
ードに設定される。
【０２４１】ラッチ出力モードは、この外部クロック信
号Ｋの立上がりエッジで外部書込みデータＤ０およびＤ
１をそれぞれ“１”（“Ｈ”）および“０”と設定し残
りの２ビットの外部書込みデータＤ２およびＤ３をとも
に“０”と設定することにより選択される。レジスタ出
力モードは、外部クロック信号Ｋの立上がりエッジでコ
マンドアドレスＡｒ０およびＡｒ１をともに“０”に設
定しかつ外部書込みデータＤ０およびＤ１（ＤＱ０およ
びＤＱ１）をともに“１”に設定しかつ外部書込みデー
タＤ２およびＤ３（ＤＱ２およびＤＱ３）をともに“０
”と設定することにより選択される。
【０２４２】なお図１７に示すコマンドレジスタの構成
においては８つのレジスタが設けられており、８種類の
特殊モードを設定することが可能である。マスクトライ
トモードを設定するためのコマンドレジスタＲＲ０およ
びＤ／Ｑ分離モードを設定するためのレジスタＲＲ１を
選択するためには、この図４１に示すタイミング図にお
いて外部クロック信号Ｋの立上がりエッジでライトイネ
ーブル信号Ｗ＃を“Ｈ”に設定する。このときのコマン
ドアドレスＡｒの値によりそれぞれ所望のモードが選択
される。
【０２４３】残りのコマンドレジスタについてその機能
については特定しないがこれは任意の用途に適用可能で
ある。次に、このＣＤＲＡＭの状態遷移について状態遷
移図を参照して説明する。
【０２４４】図４２はキャッシュミス（ミスヒット）時
のＣＤＲＡＭの状態遷移を示す図である。図４２（Ａ）
には状態遷移のフローを示し、図４２（Ｂ）には各サイ
クル間の状態遷移を示す。この図４２において、各サイ
クルをサイクル番号で示す。
【０２４５】図４２において、キャッシュミス発生時に
は、最初に図２５に示すコピーバックサイクル（サイク
ルＮｏ．３）が行なわれる。これによりＳＲＡＭからＤ
ＲＡＭへのデータ転送モードが設定される。その後図２
９に示すアレイアクセスサイクル（サイクルＮｏ．７）
がｎ（ｎ＝（ｔａ／ｔｋ）−１）が繰り返される。ここ
でｔａはＤＲＡＭのサイクル時間、ｔｋは外部クロック
Ｋのサイクル時間である。このサイクルＮｏ．７をｎ回
繰り返すことにより、ＳＲＡＭからＤＲＡＭへのデータ
ブロックの一括転送が完了する。次いで図２６に示すブ
ロック転送サイクル（サイクルＮｏ．４）が行なわれる
。これによりＤＲＡＭからＳＲＡＭへのデータ転送モー
ドが設定される。このサイクルＮｏ．４に続いてサイク
ルＮｏ．７をｎ回繰り返すことによりＤＲＡＭからＳＲ
ＡＭへのデータブロックの転送が行なわれる。このとき
、ＤＲＡＭは次のアクセスを受けることが可能な状態と
される。この状態はブロック転送モードと称し、ＣＰＵ
はこの後ＳＲＡＭおよびＤＲＡＭいずれへもアクセスす
ることができる。
【０２４６】サイクルＮｏ．４に続いてアレイアクティ
ブサイクル（サイクルＮｏ．７）をｎ′（ｎ′＝（ｔａ
／２・ｔＫ）−１）回繰り返すと、ＤＲＡＭにおいては
、まだそのメモリセルへのリストア動作およびＲＡＳプ
リチャージが完了しておらず次のアクセスを受けること
ができない。しかしながらＳＲＡＭにおいては、既にこ
の状態においてはＤＲＡＭからブロックデータの転送を
受けており、何らリストアする必要はなくＳＲＡＭビッ
ト線対上のデータは確定状態となっており、ＣＰＵはこ
の状態でＳＲＡＭへアクセスすることができる。この状
態はキャッシュフィル状態と呼ばれる。このキャッシュ
フィル状態においては、ＣＰＵはＳＲＡＭへのみアクセ
スすることができる。このキャッシュフィルの後に行な
われるのは図２１に示すキャッシュヒットライトサイク
ル（サイクルＮｏ．１）であるかまたは図２２ないし図
２４に示すキャッシュヒットリードサイクル（サイクル
Ｎｏ．２）である。ここで、このキャッシュヒットリー
ドサイクル（サイクルＮｏ．２）はトランスペアレント
出力モード、ラッチ出力モードおよびレジスタ出力モー
ドのいずれであってもよい。ヒットライトは各クロック
サイクルごとに連続して行なうことができ、またヒット
リードサイクルも各クロックサイクルごとに連続して実
行することができる。またヒットリードサイクルからヒ
ットライトサイクルへも移行することができる。
【０２４７】図４３はアレイアクセス時の状態遷移を示
す図である。図４３（Ａ）にはアレイアクセスにおける
状態遷移のフローを示し、図４３（Ｂ）には各サイクル
間の状態遷移図を示す。アレイアクセスにはアレイへデ
ータを書込むアレイライトとアレイからデータを読出す
アレイリードとがある。アレイライトにおいては、まず
図２３に示すアレイライトサイクル（サイクルＮｏ．５
）が行なわれる。このサイクルＮｏ．５に続いてサイク
ルＮｏ．７のアレイアクティブサイクルがｎ回繰り返さ
れることによりＤＲＡＭアレイ内へデータを書込むこと
ができる。
【０２４８】アレイリード時においては図２８に示すア
レイリードサイクル（サイクルＮｏ．６）が行なわれ、
ＤＲＡＭがアクセス可能にされる。このサイクルＮｏ．
６のアレイリードサイクルを行なった後、図２９に示す
アレイアクティブサイクル（サイクルＮｏ．７）をｎ′
回繰り返す。この状態ではまだＤＲＡＭからはデータを
読出すことはできない。このサイクルＮｏ．７に続いて
図３０ないし図３２に示すデータ出力のためのアレイア
クティブサイクル（サイクルＮｏ．７Ｑ）がｎ′＋１回
繰り返される。ここでサイクルＮｏ．７Ｑは、トランス
ペアレント出力のためのアレイアクティブサイクル、ラ
ッチ出力を伴うアレイアクティブサイクルおよびレジス
タ出力を伴うアレイアクティブサイクルのいずれであっ
てもよい。
【０２４９】このサイクルＮｏ．７Ｑにおける最後のサ
イクルにおいて出力イネーブル信号Ｇ＃を“Ｌ”に設定
することによりアレイからデータを読出すことができる
。このアレイライトとアレイリードでは、サイクルタイ
ムが一見したところ異なっているように見えるが、ｎ＝
ｎ′＋１であり、同一のクロックサイクルでアレイのデ
ータのリード／ライトを行なうことができる。アレイラ
イト動作またはアレイリード動作を行なった後は再び続
いてアレイライトまたはアレイリードを行なうことがで
きる。
【０２５０】図４４はリフレッシュ時の状態遷移を示す
図である。図４４（Ａ）はリフレッシュ時の状態遷移の
フローを示し、図４４（Ｂ）はリフレッシュ時の各サイ
クル間の状態遷移を示す。
【０２５１】ＤＲＡＭのオートリフレッシュのみを行な
いＳＲＡＭへのアクセスを行なわないノーマルリフレッ
シュにおいては、まず図３６に示すリフレッシュサイク
ル（サイクルＮｏ．８）が行なわれる。これに続いて図
２９に示すアレイアクティブサイクル（サイクルＮｏ．
７）がｎ回繰り返される。これによりＣＤＲＡＭ内蔵の
リフレッシュカウンタからのリフレッシュアドレスに従
う１回のオートリフレッシュが完了する。
【０２５２】ヒットライトを伴うリフレッシュ時におい
て、まず図３７に示すキャッシュヒットライトを伴うリ
フレッシュサイクル（サイクルＮｏ．８Ｗ）が行なわれ
る。これに続いて、ｎクロックサイクル間はＤＲＡＭの
オートリフレッシュが行なわれている。この間ＣＰＵは
図２１に示すキャッシュヒットライトサイクルをｎ回実
行することができる。
【０２５３】ヒットリードを伴うリフレッシュサイクル
時には図３８ないし図４０に示すキャッシュヒットリー
ドを伴うリフレッシュサイクル（サイクルＮｏ．８Ｒ）
が行なわれる。これによりＤＲＡＭのオートリフレッシ
ュが起動され、ｎクロックサイクル間はＤＲＡＭにおい
てオートリフレッシュが行なわれる。このｎクロックサ
イクル間ＣＰＵはヒットリードを行なうことができる。 ここでサイクルＮｏ．８Ｒは、その出力モードがトラン
スペアレント出力モード、ラッチ出力モードおよびレジ
スタ出力モードのいずれであってもよい。
【０２５４】以上この発明が適用されるＣＤＲＡＭの構
成および動作について種々説明してきたが、このＣＤＲ
ＡＭの構成は上述の実施例のものに限定されず、その容
量は４ＭビットＣＤＲＡＭすなわち４ＭビットのＤＲＡ
Ｍと１６ＫビットのＳＲＡＭとの構成に限定されず、任
意の記憶容量のＤＲＡＭおよびＳＲＡＭを用いてもよい
。またそのアレイレイアウトにおいてもパッケージの形
状に応じた修正を受けてもよい。
【０２５５】上述のごとく、この図１に示すこの発明の
実施例に従うＣＤＲＡＭは外部から与えられるクロック
信号Ｋに同期し動作している。クロック信号Ｋはシステ
ムクロックなどの一定の周期で繰り返し発生される信号
である。このクロック信号にはＣＤＲＡＭへのアクセス
の有無にかかわらず常時発生されている。本発明は、こ
のクロック信号Ｋを利用してリングオシレータ等の発振
回路を不要とした簡易な回路構成を有し、かつ小占有面
積で低消費電流の内部電圧発生回路を提供する。
【０２５６】図４５は内部電圧発生回路のブロックを示
す図である。この図４５に示す内部電圧発生回路８００
は、図１に示す内部電圧発生回路８００に対応する。内
部電圧発生回路８００へは、クロックバッファ２５４（
図１参照）からの内部クロック信号Ｋが与えられる。 しかし、このクロックバッファ２５４（図１参照）を介
することなく、直接外部ピン端子から外部クロック信号
を受ける構成であってもよい。内部電圧発生回路８００
は、このクロック信号Ｋに応答して所望の内部電圧ＶＩ
Ｎを発生する。
【０２５７】図４６はこの図４５に示す内部電圧発生回
路の具体的構成の一例を示すブロック図である。図４６
において、内部電圧発生回路８００は、クロック信号Ｋ
をバッファ処理するバッファ回路８１０と、バッファ回
路８１０でバッファ処理されたクロック信号に応答して
チャージポンプ動作を行なうことにより内部電圧ＶＩＮ
を発生するチャージポンプ回路８１１を含む。このバッ
ファ回路８１０は、外部クロック信号Ｋを直接に内部電
圧発生回路８００が受ける場合に必要とされる。したが
って、図１に示すようにクロックバッファ２５４が設け
られている場合、特にこのバッファ回路８１０は設ける
必要はない。また、この図４６に示す構成においては、
バッファ回路８１０とチャージポンプ回路８１１とが別
々に設けられているが、バッファ回路とチャージポンプ
回路とを１つのチャージポンプ回路とみなすことも可能
である。
【０２５８】図４７は図４６に示すバッファ回路８１０
の具体的構成の一例を示す。図４７において、バッファ
回路８１０は、偶数個の直列（縦列）に接続されたイン
バータ回路Ｉ１〜Ｉ２ｎを含む。クロック信号Ｋは、定
常的に与えられる信号であるため、このバッファ回路８
１０に含まれるインバータ回路の個数は偶数個でなく、
奇数個であってもよい。すなわち、チャージポンプ回路
８１１は、クロック信号Ｋの立上がりおよび立下がりに
応答して正電荷の供給および正電荷の引抜きを実施する
ため、クロック信号Ｋが定常的に繰り返し与えられる場
合には、このクロック信号Ｋが反転されて与えられても
、その結果得られる動作は同様であり、したがって、バ
ッファ回路８１０は、その与えられた信号を反転して出
力する機能を備えていてもよい。
【０２５９】図４８は、チャージポンプ回路８１１の具
体的構成の一例を示す図である。図４８において、チャ
ージポンプ回路８１１は、バッファ処理されたクロック
信号Ｋ′を受ける容量ＣＰ１０と、ノード８１２ａと接
地電位との間にダイオード接続されたｎチャネルＭＯＳ
トランジスタＴＱ５０と、ノード８１２ａとノード８１
２ｂとの間にダイオード接続されたトランジスタＴＱ５
１とを含む。トランジスタＴＱ５０はそのゲートと一方
導通端子がノード８１２ａに接続される。トランジスタ
ＴＱ５１はそのゲートと一方導通端子がノード８１２ｂ
に接続される。ノード８１２ｂからたとえば基板バイア
ス電位Ｖｂｂのような内部電圧ＶＩＮが発生される。次
に、このチャージポンプ回路８１１の動作について簡単
に説明する。
【０２６０】トランジスタＴＱ５０およびＴＱ５１のし
きい値をＶｔｈとし、クロック信号Ｋ′の“Ｈ”レベル
を電源電圧Ｖｃｃとする。クロック信号Ｋ′が“Ｈ”に
立上がると、容量ＣＰ１０のチャージポンプ動作により
、ノード８１２ａへ正電荷が供給され、ノード８１２ａ
の電位が上昇する。このノード８１２ａの電位が上昇す
るとトランジスタＴＱ５０がオン状態となり、ノード８
１２ａの電位はトランジスタＴＱ５０のしきい値電圧Ｖ
ｔｈにクランプされる。このとき、トランジスタＴＱ５
１はオフ状態にある。クロック信号Ｋ′が“Ｌ”に立下
がると、容量ＣＰ１０のチャージポンプ動作により、ノ
ード８１２ａから電荷（正の電荷）が引抜かれ、ノード
８１２ａの電位が下降する。ノード８１２ａの電位の下
降に従ってトランジスタＴＱ５０がオフ状態となる。 一方、ノード８１２ｂとノード８１２ａとの電位差がＶ
ｔｈ以上となると、トランジスタＴＱ５１がオン状態と
なり、ノード８１２ｂから正の電荷を引抜く。この動作
がクロック信号Ｋ′が与えられるたびごとに繰り返され
、最終的にノード８１２ｂの電位は−Ｖｃｃ＋２・Ｖｔ
ｈ程度に安定する。この図４８に示すチャージポンプ回
路８１１によれば一定の負の電圧が内部電圧として発生
されることになりこのノード８１２ｂを介して与えられ
る内部電圧ＶＩＮを半導体基板（ウェル領域であっても
よい）へ印加すれば、半導体基板は所定の負電位にバイ
アスされる。これにより、発振回路を不必要とする基板
バイアス発生回路を実現することができる。またこのと
き、発振回路は何ら用いられていないため、この発振回
路が消費する電流を低減することができ、またその発振
回路に必要とされる占有面積も低減されるため、低消費
電力でかつ低占有面積の基板バイアス発生回路を得るこ
とができる。
【０２６１】このチャージポンプ回路８１１から与えら
れる負の電位は、基板バイアス電位でなく、負電位で動
作する回路部分へ与えられてもよい。
【０２６２】図４９はチャージポンプ回路８１１の他の
構成例を示す図である。この図４９に示すチャージポン
プ回路８１１は、ダイオード接続されたｐチャネルＭＯ
ＳトランジスタＴＱ５２およびＴＱ５３を含む。このト
ランジスタＴＱ５２およびＴＱ５３の動作および機能は
、図４８に示すトランジスタＴＱ５０およびＴＱ５１の
それと同じであり、その動作説明は省略する。
【０２６３】図５０は、内部データ発生回路の他の構成
例を示す図である。図５０に示す内部データ発生回路８
００は、外部または内部クロック信号Ｋを所定の分周比
で分周する分周回路８２０と、分周回路８２０からの信
号に応答してチャージポンプ動作を行なって内部電圧Ｖ
ＩＮを発生するチャージポンプ回路８１１を含む。チャ
ージポンプ回路の負の電荷供給（または正の電荷の引抜
き）能力は、そこに含まれるキャパシタの容量値と与え
られるクロック信号の周波数に従って主に決定される。 この場合、クロック信号Ｋの周波数が高い場合には、チ
ャージポンプ回路の負電荷供給能力が高くなる。
【０２６４】不必要にチャージポンプ回路８１１の負の
電荷供給能力が高い場合には、たとえば基板バイアス電
圧が不必要に低くなりすぎることになり、この内部電圧
ＶＩＮを所定電位にクランプまたはレベル制限する回路
が必要とされる。この場合には、無駄に電力が消費され
ていることになり、また不必要な回路も必要とされる。 このため、分周回路８２０により、クロック信号Ｋの周
波数を所望の周波数に低減した後にチャージポンプ回路
８１１に与える。この分周回路８２０の分周比は、内部
電圧ＶＩＮの適用用途すなわち内部電圧発生回路に要求
される駆動能力に応じて決定される。
【０２６５】図５１は図５０に示す分周回路８２０の具
体的構成の一例を示す図である。図５１において、分周
回路８２０は、ｍ個の縦続接続された１ビット２進カウ
ンタ８２１ａ〜８２１ｎを含む。１ビット２進カウンタ
８２１（８２１ａ〜８２１ｎのそれぞれ）は信号が２回
与えられるごとに初期状態に復帰する。したがって１個
の２進カウンタ８２１は、与えられた信号の周期を１／
２に低減する。ｍ個の２進カウンタが直列に接続された
場合、分周比（１／２）のｍ乗が得られる。したがって
、この１ビット２進カウンタ８２１の個数を調整するこ
とにより所望の分周比を与える分周回路８２０が実現さ
れる。この場合、分周回路８２０に含まれる１ビット２
進カウンタ８２１の個数は１個の場合であってもよい。
【０２６６】なお、分周回路８２０の構成としては、１
ビット２進カウンタを用いずに、他の回路構成を用いて
もよく、与えられる信号を分周する構成であればいずれ
の構成であってもよい。また、適用用途によっては、ク
ロック信号Ｋを周波数逓倍してチャージポンプ回路８１
１へ与える構成が用いられてもよい。
【０２６７】図５２は内部電圧発生回路の他の構成例を
示す図である。図５２に示す内部電圧発生回路８００は
、クロック信号Ｋとチップセレクト信号Ｅとに応答して
内部電圧ＶＩＮを発生する。すなわち、チップセレクト
信号Ｅが不活性状態の場合、この半導体記憶装置はスタ
ンバイ状態（非選択状態）にある。この半導体記憶装置
の選択／非選択状態に応じてこの内部電圧発生回路８０
０の負電荷または正電荷供給能力を切換えることにより
、消費電力の低減化を図る。
【０２６８】図５３は、図５２に示す内部電圧発生回路
８００の具体的構成の一例を示すブロック図である。図
５３において、内部電圧発生回路８００は、互いに能力
の異なる第１のチャージポンプ回路８３０と第２のチャ
ージポンプ回路８３１を含む。チャージポンプ回路８３
０とチャージポンプ回路８３１の能力の調整は、たとえ
ばそのチャージポンプ用の容量の容量値を調整すること
により実現される。図５３に示す内部電圧発生回路８０
０はさらに、クロック信号Ｋとチップイネーブル信号Ｅ
とに応答してチャージポンプ回路８３０とチャージポン
プ回路８３１のいずれか一方を駆動するスイッチ回路８
３５を含む。スイッチ回路８３５は、チップセレクト信
号Ｅの活性／不活性状態に応じてクロック信号Ｋを選択
的にチャージポンプ回路８３０および８３１へ伝達する
。
【０２６９】スイッチ回路８３５はクロック信号Ｋをチ
ップセレクト信号Ｅの活性時にチャージポンプ回路８３
０および８３１の一方へ伝達し、チップセレクト信号Ｅ
の非活性時に他方のチャージポンプ回路へクロック信号
を伝達し、このチャージポンプ回路８３０および８３１
を択一的に駆動する構成であってもよい。
【０２７０】またスイッチ回路８３５は、チップセレク
ト信号Ｅの活性状態のときにはチャージポンプ回路８３
０および８３１両者へクロック信号Ｋを伝達し、チップ
セレクト信号Ｅの非活性状態のときには一方のチャージ
ポンプ回路へクロック信号Ｋを伝達する構成であっても
よい。
【０２７１】またスイッチ回路８３５は、チップセレク
ト信号Ｅに応答してチャージポンプ回路８３０および８
３１の動作を制御しているが、このスイッチ回路８３５
へ与えられる選択制御信号としては、他の信号によって
条件付けられる構成であってもよく、少なくともチップ
半導体記憶装置の選択状態／非選択状態を指定するため
のチップセレクト信号が選択制御を指定するための１つ
の制御信号として用いられる構成であればよい。また、
クロック信号Ｋおよびチップセレクト信号Ｅは外部から
与えられる信号であってもよく、内部でバッファ処理さ
れた後に発生される信号であってもよい。
【０２７２】図５４は図５３に示すスイッチ回路８３５
の具体的構成の一例を示す図である。この図５４に示す
スイッチ回路８３５は、チャージポンプ回路８３０およ
び８３１を択一的に駆動する。図５４において、スイッ
チ回路８３５は、クロック信号Ｋとチップセレクト信号
Ｅとを受けるＡＮＤ回路ＡＮＤ１と、チップセレクト信
号Ｅを受けるインバータ回路ＩＮＶＴと、クロック信号
Ｋとインバータ回路ＩＮＶＴの出力とを受けるＡＮＤ回
路ＡＮＤ２を含む。この図５４に示すスイッチ回路の構
成においては、チップセレクト信号Ｅが不活性状態にあ
り、半導体記憶装置が非選択状態の場合には、チップセ
レクト信号Ｅは“Ｈ”にあり、ＡＮＤ回路ＡＮＤ１がイ
ネーブル状態とされ、ＡＮＤ回路ＡＮＤ２がディスエー
ブル状態とされる。したがって、クロック信号Ｋは、Ａ
ＮＤ回路ＡＮＤ１を介して駆動能力の小さなチャージポ
ンプ回路（たとえば８３０）へ与えられる。これにより
、チップ非選択状態においては内部電圧発生回路８００
の駆動能力が小さくされる。
【０２７３】チップセレクト信号Ｅが活性状態の“Ｌ”
にあり、半導体記憶装置が選択状態となった場合には、
ＡＮＤ回路ＡＮＤ２がイネーブル状態とされ、ＡＮＤ回
路ＡＮＤ１がディスエーブル状態とされる。この状態に
おいては、クロック信号ＫはＡＮＤ回路ＡＮＤ２を介し
て駆動能力の大きいチャージポンプ回路（たとえば８３
１）へ伝達される。したがってこの図５４に示すスイッ
チ回路８３５を用いれば、半導体記憶装置の選択／非選
択状態に応じてチャージポンプ回路８３０および８３１
を択一的に動作させ、不必要な電力消費を排除すること
ができる。
【０２７４】図５５は、図５２に示す内部電圧発生回路
のさらに他の構成例を示す図である。図５５において、
内部電圧発生回路８００は、１個のチャージポンプ回路
８１１と、その分周比が互いに異なる分周回路８５０お
よび８５１と、チップセレクト信号Ｅに応答してクロッ
ク信号Ｋを選択的に分周回路８５０および８５１へ伝達
するスイッチ回路８３５を含む。チャージポンプ回路の
電荷供給能力は、そこへ与えられる発振信号の周波数に
応じて異なる。したがってチャージポンプ動作を行なわ
せるための発振信号の周波数を半導体記憶装置の選択／
非選択状態に応じて変更すれば、内部電圧発生回路８０
０の駆動能力を調整することができる。分周回路８５０
および分周回路８５１の構成はたとえば図５１に示す構
成を利用すればよく、その発振周波数の調整は１ビット
２進カウンタの段数を調整することにより実現される。
【０２７５】スイッチ回路８３５は、チップセレクト信
号Ｅに応答し択一的に分周回路８５０および８５１へク
ロック信号Ｋを択一的に伝達する。この場合のスイッチ
回路８３５の構成としては図５４に示す構成を用いるこ
とができる。この図５５に示す構成においても半導体記
憶装置の選択／非選択状態に応じて内部電圧発生回路８
００の駆動能力を調整することができ、消費電流の低減
を図ることができる。
【０２７６】なお図５２に示す内部電圧発生回路の構成
においてはチップセレクト信号Ｅにより内部電圧発生回
路の駆動能力が調整されている。しかしこのとき、半導
体記憶装置はＤＲＡＭを含んでおり、リフレッシュ時に
おいては、内部回路が動作している。したがって、この
ようなリフレッシュ時において基板電位を所定の電位に
バイアスするために、さらにリフレッシュ指示信号ＲＥ
Ｆを条件信号としてスイッチ回路８３５へ与える構成を
用いてもよい。この場合、チップセレクト信号Ｅが“Ｈ
”、リフレッシュ指示信号ＲＥＦが“Ｌ”のときにリフ
レッシュ動作が指定される場合には、リフレッシュ指示
信号ＲＥＦとチップセレクト信号ＥのＮＡＮＤをとった
信号を図５４に示すＡＮＤ回路ＡＮＤ１およびＡＮＤ２
へチップセレクト信号Ｅの代わりに与える構成とすれば
よい。
【０２７７】図４８および４９に示すチャージポンプ回
路の構成の場合、負の内部電圧ＶＩＮが発生される。し
かしながら、半導体記憶装置においては、昇圧ワード線
駆動信号のように、電源電圧以上の内部電圧が必要とさ
れる場合もある。このような電源電圧以上の昇圧信号を
発生するための構成について次に説明する。
【０２７８】図５６はこの発明の他の実施例である内部
電圧発生回路を用いた昇圧信号発生系の構成を示す図で
ある。図５６において、内部電圧発生回路９００は、ク
ロック信号Ｋに応答して動作電源電圧Ｖｃｃ以上に昇圧
された内部電圧ＶＩＮ′を発生する。スイッチ回路９１
０は、その“Ｈ”レベルが動作電源電圧Ｖｃｃレベルで
ある内部制御信号φＺに応答して昇圧信号φＡを発生す
る。この内部制御信号φＡが昇圧ワード線駆動信号の場
合、図６９に示す構成において、信号φＡはトランジス
タＴＱ２の基板とソースとが接続されたノードへ与えら
れる。このときスイッチ回路９１０へ与えられる動作電
源電圧Ｖｃｃレベルの内部制御信号φＺは、図６９に示
す内部制御信号ｄｒ２に対応する。この内部制御信号φ
Ａは単にワード線駆動信号に限定されず、昇圧レベルが
必要とされるならばどのような制御信号であってもよい
。
【０２７９】図５７は、図５６に示す内部電圧発生回路
９００に含まれるチャージポンプ回路の具体的構成を示
す図である。電源電圧以上の昇圧された内部電圧ＶＩＮ
′を発生するためのチャージポンプ回路９２０は、クロ
ック信号Ｋ′を受ける容量ＣＰ３０と、ノード９２１ａ
とノード９２１ｂとの間にダイオード接続されたｎチャ
ネルＭＯＳトランジスタＴＱ６１と、ノード９２１ａと
電源電位Ｖｃｃとの間にダイオード接続されたｎチャネ
ルトランジスタＴＱ６０を含む。トランジスタＴＱ６０
はそのゲートと一方導通端子が電源電位Ｖｃｃに接続さ
れる。トランジスタＴＱ６１はそのゲートと一方導通端
子がノード９２１ａに接続される。ノード９２１ｂから
昇圧された内部電圧ＶＩＮ′が発生される。次に動作に
ついて簡単に説明する。
【０２８０】容量ＣＰ３０は、クロック信号Ｋ′に応答
してノード９２１ａに対するチャージポンプ動作を実行
する。クロック信号Ｋ′が“Ｈ”に立上がると、ノード
９２１ａへ正の電荷が供給され、ノード９２１ａの電位
が上昇する。このときトランジスタＴＱ６０はオフ状態
、トランジスタＴＱ６１がオン状態となり、ノード９２
１ｂへ正の電荷を供給する。クロック信号Ｋ′が“Ｌ”
へ立下がると、ノード９２１ａの正の電荷が引抜かれ、
ノード９２１ａの電位が下降する。このとき、トランジ
スタＴＱ６１はオフ状態となり、トランジスタＴＱ６０
がオン状態となり、ノード９２１ａの電位はＶｃｃ−Ｖ
ｔｈにクランプされる。この動作はクロック信号Ｋ′が
与えられるたびごとに繰り返され、ノード９２１ｂへ正
の電荷が供給され、内部電圧ＶＩＮ′が上昇し、最終的
にはノード９２１ｂの電位はＶｃｃ＋２・Ｖｔｈの昇圧
レベルに到達する。
【０２８１】図５８は、図５６に示すスイッチ回路９１
０の具体的構成の一例を示す図である。図５８において
、スイッチ回路９１０は、互い相補接続されたｐチャネ
ルＭＯＳトランジスタＴＱ９０およびｎチャネルＭＯＳ
トランジスタＴＱ９１を含む。トランジスタＴＱ９０の
基板へはまた昇圧された内部電圧ＶＩＮ′が与えられる
。これにより、トランジスタＴＱ９０は信号損失、パン
チスルーなどを生じさせることなく確実に昇圧された内
部電圧ＶＩＮ′を伝達する。トランジスタＴＱ９０およ
びＴＱ９１のゲートへは内部制御信号φＺが与えられる
。
【０２８２】この図５７および図５８に示す回路を昇圧
ワード線駆動信号発生回路として用いた場合、図６９に
示す構成と比べて明らかにその装置構成が簡易となり、
低占有面積の昇圧回路を得ることができる。なおこのワ
ード線駆動信号として内部信号φＡを用いた場合単にリ
ストア時のみに昇圧されるのではなく、ワード線活性時
の期間中は常に昇圧を維持する場合であってもよい。
【０２８３】この図５８に示すスイッチ回路においては
、内部制御信号φＺが“Ｌ”になるとトランジスタＴＱ
９０がオン状態、トランジスタＴＱ９１がオフ状態とな
り、昇圧された内部信号φＡが出力される。内部制御信
号φＺが“Ｈ”となると、トランジスタＴＱ９０がオフ
状態、トランジスタＴＱ９１がオン状態となり、この内
部信号φＡは“Ｌ”に放電される。
【０２８４】なお、この図５８に示す構成において、ト
ランジスタＴＱ９１と内部信号φＡ出力ノードとの間に
は、トランジスタＴＱ９１のドレイン／ソース間電位が
高圧とならないように図６９に示すようなトランジスタ
ＴＱ４を介挿してもよい。
【０２８５】この図５８に示すスイッチ回路９１０の構
成においては、内部信号φＡは所定期間のみ昇圧レベル
にされる必要があるため、その不活性状態においては“
Ｌ”に設定する必要がある。このためにトランジスタＴ
Ｑ９１が必要とされる。しかしながら、このトランジス
タＴＱ９１を削除し、トランジスタＴＱ９０のゲートへ
のみ内部制御信号φＺが与えられる構成とすれば、常時
昇圧レベルの内部信号φＡが発生される。この結果得ら
れる回路は、常に昇圧されたレベルを持続的に保持する
ためのレベル保持回路として利用することができる。 すなわち、内部信号φＡにリークが生じ、その電圧レベ
ルが低下するおそれが生じたとしても、内部電圧発生回
路に含まれるチャージポンプ回路からの電荷供給により
このリーク電荷が十分に供給されるため、安定に信号φ
Ａの昇圧レベルを保持することのできるレベル保持回路
を得ることができる。このようなレベル保持回路として
用いれば、たとえ内部信号φＡがワード線駆動信号とし
て用いられていてもその昇圧レベルは確実にチャージポ
ンプ回路９２０からの電荷供給によりリークを補償した
安定な昇圧レベルを維持することができる。
【０２８６】なお上述の内部電圧発生回路が適用される
半導体記憶装置としては、ＣＤＲＡＭを例示したが、半
導体装置としてはこれに限定されない。たとえば図５９
に示すように、半導体記憶装置８９０が、ＤＲＡＭまた
はＳＲＡＭのメモリ回路８９２を含み、このメモリ回路
８９２が外部からクロック信号ＣＬＫに同期して動作し
ている場合、この外部クロック信号ＣＬＫに応答して所
望の内部電圧を発生する内部電圧発生回路８９１を設け
ることができる。このメモリ回路８９２は、外部からの
クロック信号ＣＬＫに同期してデータの入出力を行なう
構成であればどのようなメモリ回路であってもよい。
【０２８７】またクロック信号としては、システムクロ
ックのような定常的な一定の周期で与えられるクロック
信号である必要はない。たとえば前述のＣＤＲＡＭの場
合、ＤＲＡＭへアクセスする場合には、ＳＲＡＭへアク
セスしてそのデータを読出すことはできない。この場合
、クロック信号Ｋの周波数を低くして消費電力の低減を
図ることが考えられる。またスタンバイ時、ＤＲＡＭの
リフレッシュ時などにおいては、クロック信号Ｋの周期
を長くしておいてもよい。ただしリフレッシュにおいて
はＳＲＡＭのアクセスは行なわれないとする。このよう
にＣＤＲＡＭの作動状態に従って外部クロック信号Ｋの
周期を可変とすることにより、低消費電流化が得られる
。したがって、外部から与えられるクロック信号はシス
テムクロックのように常に一定の周期を有する必要はな
い。すなわち、内部電圧発生回路が応答するクロック信
号としては、半導体記憶装置へのアクセスの有無にかか
わらず繰り返し与えられる制御信号であればよい。この
ような制御信号をもつ半導体記憶装置の他の例として画
像処理分野で通常用いられるデュアルポートＲＡＭがあ
る。
【０２８８】図６０はこの発明による内部電圧発生回路
をＶＲＡＭ（デュアルポートＲＡＭ）に適用した際の構
成例を概略的に示す図である。デュアルポートＲＡＭは
、データＷＩＯの入出力をランダムなシーケンスで行な
うことのできるＲＡＭポート８９６と、データＳＩＯの
入出力がシーケンシャルにしか行なうことのできないＳ
ＡＭポートとを含む。ＲＡＭポート８９６は通常大容量
のＤＲＡＭにより構成される。ＲＡＭポート８９６の１
行のデータはＳＡＭポート８９７のシリアルアクセスメ
モリと転送可能であり、このシリアルアクセスメモリと
外部との間でデータＳＩＯの入出力が順次行なわれる。
【０２８９】ＳＡＭポートのデータの入出力のタイミン
グおよびデータ入出力の速度は外部から与えられるクロ
ック信号ＳＣにより決定される。このクロック信号ＳＣ
はＳＡＭポートにおいてのみ利用され、ＲＡＭポート８
９６においては利用されない。この外部からのクロック
信号ＳＣに応答して所望の内部電圧を発生する内部電圧
発生回路８９８をデュアルポートＲＡＭ８９５に設けれ
ば、上述の実施例と同様にして、低消費電流でかつ小占
有面積の内部電圧発生回路８９８を得ることができ、高
密度高集積化されたデュアルポートＲＡＭを得ることが
できる。
【０２９０】
【発明の効果】以上のようにこの発明によれば、外部か
ら繰り返し与えられる制御信号に応答して所望の内部電
圧を発生するように構成したため、低消費電流、かつ低
占有面積で簡易な回路構成の内部電圧発生回路を備えた
半導体記憶装置を得ることができる。これにより、低消
費電流の高密度高集積化された半導体記憶装置を実現す
ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例である半導体記憶装置の全
体の構成を示す図である。
【図２】この発明の一実施例であるキャッシュ内蔵半導
体記憶装置のメモリアレイの構成を示す図である。
【図３】図２に示す半導体記憶装置の１つのメモリブロ
ックに関連する部分の詳細構成を示す図である。
【図４】図３に示す双方向転送ゲートの構成の一例を示
す図である。
【図５】図１に示す半導体記憶装置におけるＤＲＡＭア
レイからＳＲＡＭへのデータ転送動作を示す信号波形図
である。
【図６】この発明の一実施例である半導体記憶装置にお
けるＳＲＡＭアレイからＤＲＡＭアレイへのデータ転送
動作を示す信号波形図である。
【図７】この発明の他の実施例であるキャッシュ内蔵半
導体記憶装置の全体の構成を示す図である。
【図８】図６に示す半導体記憶装置におけるグローバル
Ｉ／Ｏ線とローカルＩ／Ｏ線の配置を示す図である。
【図９】ＤＲＡＭセルに含まれるメモリトランジスタ部
の断面構造を示す図である。
【図１０】アルミで裏打ちされたポリシリコンワード線
とワード線シャント領域との関係を示す図である。
【図１１】この発明による半導体記憶装置におけるグロ
ーバルＩ／Ｏ線、コラム選択線およびＤＲＡＭワード線
のレイアウトを示す平面図である。
【図１２】図７に示すＳＲＡＭアレイの１つのブロック
の構成を示す図である。
【図１３】図７に示す半導体記憶装置を収納するパッケ
ージのピン配置の一例を示す図である。
【図１４】図７に示す半導体記憶装置においてアレイア
クセスを可能にするための内部データ線とＤＲＡＭアレ
イとの接続関係の一例を示す図である。
【図１５】この発明の半導体記憶装置においてＤ／Ｑ分
離を実現するためのデータ入出力回路部の構成を示す図
である。
【図１６】図７に示す半導体記憶装置の実施可能な動作
モードおよびその動作モードを設定するための制御信号
のタイミング条件を一覧にして示す図である。
【図１７】図１に示すコマンドレジスタの内容およびこ
のコマンドレジスタを設定するための信号の条件を一覧
にして示す図である。
【図１８】選択されたコマンドレジスタとそのときに選
択される特殊モードとの対応関係を例示する図である。
【図１９】図１に示す半導体記憶装置を用いてキャッシ
ュシステムをダイレクトマッピング方式で構成した際の
システム構成を示すブロック図である。
【図２０】図１に示す半導体記憶装置を用いて４ウェイ
セットアソシアティブ方式のマッピング方式でキャッシ
ュシステムを構成した際のシステム構成を示すブロック
図である。
【図２１】図１に示す半導体記憶装置のキャッシュヒッ
トライトサイクル時の制御信号のタイミングを示す波形
図である。
【図２２】図１に示す半導体記憶装置のトランスペアレ
ント出力モードでのキャッシュヒットリードサイクルを
行なうための各外部信号のタイミングを示す波形図であ
る。
【図２３】図１に示す半導体記憶装置をラッチ出力モー
ドのキャッシュヒットリードサイクルで動作させる場合
の各外部信号のタイミングを示す波形図である。
【図２４】図１に示す半導体記憶装置をレジスタ出力モ
ードのキャッシュヒットリードサイクルを実行させるた
めの各種外部信号のタイミングを示す波形図である。
【図２５】図１に示す半導体記憶装置をコピーバックサ
イクルで動作させるための各種外部信号のタイミングを
示す波形図である。
【図２６】図１に示す半導体記憶装置をブロック転送サ
イクルで動作させるときの各種外部信号のタイミングを
示す波形図である。
【図２７】図１に示す半導体記憶装置のアレイライトサ
イクルにおける各外部信号のタイミングを示す波形図で
ある。
【図２８】図１に示す半導体記憶装置のアレイリードサ
イクル時における各外部制御信号のタイミングを示す波
形図である。
【図２９】図１に示す半導体記憶装置をアレイアクティ
ブサイクルで動作させるときの各外部信号のタイミング
を示す波形図である。
【図３０】図１に示す半導体記憶装置をトランスペアレ
ント出力モードのアレイアクティブサイクルで動作させ
るための各種外部信号のタイミングを示す波形図である
。
【図３１】図１に示す半導体記憶装置をラッチ出力モー
ドを伴うアレイアクティブサイクルで動作させるための
各外部信号のタイミングを示す波形図である。
【図３２】図１に示す半導体記憶装置をラッチ出力モー
ドを伴うアレイアクティブサイクルで動作させるための
各外部信号のタイミングを示す波形図である。
【図３３】図１に示す半導体記憶装置をトランスペアレ
ント出力モードのアレイリードサイクルで動作させるた
めの各外部信号のタイミングを示す波形図である。
【図３４】図１に示す半導体記憶装置をラッチ出力モー
ドでのアレイリードサイクルを行なわせるための各種外
部信号のタイミングを示す波形図である。
【図３５】図１に示す半導体記憶装置をレジスタ出力モ
ードのアレイリードサイクルで動作させるための各外部
信号のタイミングを示す波形図である。
【図３６】図１に示す半導体記憶装置のリフレッシュサ
イクルを行なわせるための各外部信号のタイミングを示
す波形図である。
【図３７】図１に示す半導体記憶装置をキャッシュヒッ
トライトとともにリフレッシュサイクルを行なわせるた
めの各外部信号のタイミングを示す波形図である。
【図３８】図１に示す半導体記憶装置のトランスペアレ
ント出力モードでのキャッシュヒットリードとともにリ
フレッシュサイクルを実行するための各外部信号のタイ
ミングを示す波形図である。
【図３９】図１に示す半導体記憶装置をラッチ出力モー
ドでのキャッシュヒットリードとともにリフレッシュサ
イクルを行なわせるための各外部信号のタイミングを示
す波形図である。
【図４０】図１に示す半導体記憶装置をレジスタ出力モ
ードのキャッシュヒットリードとともにリフレッシュサ
イクルを行なわせるための各外部信号のタイミングを示
す波形図である。
【図４１】図１に示す半導体記憶装置のコマンドレジス
タをセットするための各外部信号のタイミングを示す波
形図である。
【図４２】図１に示す半導体記憶装置のキャッシュミス
時における状態遷移を示す図である。
【図４３】図１に示す半導体記憶装置のアレイアクティ
ブ時における状態遷移を示す図である。
【図４４】図１に示す半導体記憶装置のリフレッシュ時
における状態遷移を示す図である。
【図４５】この発明の一実施例である内部電圧発生回路
の入出力信号の関係を示すブロック図である。
【図４６】図４５に示す内部電圧発生回路の具体的構成
の一例を示すブロック図である。
【図４７】図４６に示すバッファ回路の具体的構成の一
例を示す図である。
【図４８】図４６に示すチャージポンプ回路の具体的構
成の一例を示す図である。
【図４９】チャージポンプ回路の他の構成例を示す図で
ある。
【図５０】図４５に示す内部電圧発生回路の他の構成例
を示す図である。
【図５１】図５０に示す分周回路の具体的構成の一例を
示す図である。
【図５２】内部電圧発生回路の入出力信号の他の関係を
示すブロック図である。
【図５３】図５２に示す内部電圧発生回路の具体的構成
の一例を示す図である。
【図５４】図５３に示すスイッチ回路の具体的構成の一
例を示す図である。
【図５５】図５２に示す内部電圧発生回路の他の構成例
を示す図である。
【図５６】電源電圧以上の内部電圧およびこの内部電圧
を利用した内部信号を発生するための構成を示す図であ
る。
【図５７】図５６に示す内部電圧発生回路に用いられる
チャージポンプ回路の具体的構成の一例を示す図である
。
【図５８】図５６に示すスイッチ回路の具体的構成の一
例を示す図である。
【図５９】この発明による内部電圧発生回路を備える半
導体記憶装置の他の構成例を示す図である。
【図６０】この発明の内部電圧発生回路を備える半導体
記憶装置のさらに他の構成例を示す図である。
【図６１】従来の１ＭビットＤＲＡＭのアレイ構成を示
す図である。
【図６２】従来のキャッシュ内蔵半導体記憶装置のアレ
イ配置を示す図である。
【図６３】従来の１ＭビットＤＲＡＭのアレイの配置を
示す図である。
【図６４】従来のキャッシュ内蔵半導体記憶装置におい
て４ウェイセットアソシアティブ方式を実現するための
アレイ配置を示す図である。
【図６５】従来のオンチップの基板バイアス発生回路を
備える半導体記憶装置の全体の構成を概略的に示す図で
ある。
【図６６】図６５に示す基板バイアス発生回路の具体的
構成を示す図である。
【図６７】一般のＤＲＡＭメモリセルの構成を示すであ
る。
【図６８】従来の昇圧ワード線駆動信号を発生するため
の回路構成を示す図である。
【図６９】従来の昇圧ワード線駆動信号発生回路の具体
的構成の一例を示す図である。
【図７０】図６９に示す回路の動作を示す信号波形図で
ある。
【符号の説明】
１　　ＤＲＡＭアレイ ２　　ＳＲＡＭアレイ ３　　双方向転送ゲート回路 １３　　ＤＲＡＭセンスアンプ＋ＩＯゲートブロック１
４　　ＤＲＡＭロウデコーダ １５　　ＤＲＡＭコラムデコーダ １６ａ，１６ｂ　　Ｉ／Ｏ線対 ２１　　ＳＲＡＭロウデコーダ ２２　　ＳＲＡＭコラムデコーダ ２３　　ＳＲＡＭセンスアンプ回路 ＧＩＯ　　グローバルＩ／Ｏ線対 ＬＩＯ　　ローカルＩ／Ｏ線対 ＣＳＬ　　コラム選択線 ＩＯＧ　　Ｉ／Ｏゲート ＣＳＧ　　列選択ゲート ＳＢＬ　　ＳＲＡＭビット線対 ＤＢＬ　　ＤＲＡＭビット線対 ＭＭ　　メモリマット １００　　ＤＲＡＭ １０１　　ＤＲＡＭアレイ １０２　　ＤＲＡＭロウデコーダ １０３　　ＤＲＡＭコラムデコーダ ２００　　ＳＲＡＭ ２０１　　ＳＲＡＭアレイ ２０２　　ＳＲＡＭロウデコーダ ２０３　　ＳＲＡＭコラムデコーダおよびセンスアンプ
２１０　　双方向転送ゲート回路 ２５０　　制御クロックバッファ ２５１　　装置外部とデータの入出力を行なうための内
部データ線 ２５２　　アドレスバッファ ８００，８９１，８９８，９００　　内部電圧発生回路
８１１，８３０，８３１，９２０　　チャージポンプ回
路８９０，８９５　　半導体記憶装置

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　外部から与えられる外部制御信号に応
    答して動作する回路部分を含む半導体記憶装置であって
    、前記外部制御信号は前記半導体記憶装置へのアクセス
    の有無にかかわらず繰り返し与えられ、前記外部制御信
    号に応答して前記半導体記憶装置に用いられる内部電圧
    を発生する手段を含む、半導体記憶装置。
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