JPH069114B2 - 半導体メモリ - Google Patents

半導体メモリ

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JPH069114B2
JPH069114B2 JP58113924A JP11392483A JPH069114B2 JP H069114 B2 JPH069114 B2 JP H069114B2 JP 58113924 A JP58113924 A JP 58113924A JP 11392483 A JP11392483 A JP 11392483A JP H069114 B2 JPH069114 B2 JP H069114B2
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は大容量で高速の半導体メモリに関するものであ
る。
〔発明の技術的背景とその問題点〕
ダイナミツクメモリは記憶セルが転送ＦＥＴと記憶キヤ
パシタの２素子により構成される点でビツト密度が高
い。例えば記憶セルが６素子で構成されるスタテイツク
メモリに比べ約３倍のビツト密度を達成することができ
る。この点で大容量の半導体メモリとしてはダイナミツ
クメモリが主に用いられている。これに対しスタテイツ
クメモリは高速化、低消費電力化に適するので小容量の
高速メモリの分野や低電力メモリの分野に用いられてい
る。
従来の大容量のダイナミツクメモリの具体例として特開
昭57−186289号公報に記載されている回路を第１図に示
す。ビツト線Ｂ，には、それぞれ転送用PMOS FET
ＱＭと記憶キヤパシタＣＳよりなるダイナミックメモリ
セルが接続されている。それぞれの転送用PMOS FET
ＱＭのゲートにはワード線ＷＮ，ＷＮ＋１が接続され、
このワード線ＷＮ，ＷＮ＋１は行デコーダＲＤにより駆
動される。ワード線ＷＮ，ＷＮ＋１は行デコーダＲＤに
より駆動される。ビツト線Ｂ，には、寄生静電容量Ｃ
Ｂが付随している。
ビツト線Ｂ，にはさらにプリチヤージ回路とセンスア
ンプ回路とが接続されている。プリチヤージ回路は、NM
OS FET NPI，NP2，NP3からなる。センスアンプ回路
は、交差結合されたNMOS FET対N1，N2とラツチ用NMOS
FET Ｎ３と、交差結合されたNMOS FET対P1，P2と、
ラツチ用PMOS FET Ｐ３との６つのFETにより構成され
ている。ビツト線対Ｂ，のそれぞれは、列選択信号Ｙ
ｍにより選択的に転送ゲート用NMOS FET対Tm1，Tm2を
介して行方向に配線されたデータ線対 にそれぞれ接続される。データ線対 は、入力バツフアＢ１を介してデータ入力端子DINに、
出力バツフアＢＯを介してデータ出力端子Ｄｏｕｔに接
続される。外部より与えられたアドレス信号ＡＲＣはア
ドレスバツフアADSにより行アドレスローブ信号φＡＲ
に同期して行アドレスＡＲがストローブされ、行デコー
ダRDへ送られ、列アドレスストローブ信号φＡＣに同期
して列アドレスＡＣがストローブされ列デコーダＣＤへ
送られる。
次にこのダイナミツクメモリの動作を説明する。行アド
レスストローブ信号φＡＲが入力される以前にφＰＯが
入力されており、プリチヤージ回路が動作してビツト線
Ｂ，は中間電位ＶＤまでプリチヤージされている。行
アドレスストローブ信号φＡＲがアクアイブにされる
と、プリチヤージ終了し、行アドレスが同期してストロ
ーブされ、行デコーダＲＤにより選択された番地の行Ｗ
ＮがＨレベルからＬレベルになり、行ＷＮに接続されて
いる転送用FETＱＭが導通し、選択されたメモリセルの
記憶キヤパシタＣＳの情報がビツト線Ｂ上にあらわれ
る。すなわち、記憶キヤパシタＣＳの情報が「１」のと
きは、ビツト線Ｂの電位はＶＤからＶＤ＋△Ｖと変化
し、記憶キヤパシタＣＳの情報が「０」のときは、ビツ
ト線Ｂの電位ＶＤからＶＤ−△Ｖと変化する。ここで△
Ｖ＝ＣＳＶＭ／２（ＣＢ＋ＣＳ）である。その後センス
アンプのラッチ用FET N3，P3のゲートにラツチ用信号 が入力して、ラツチ用FET N3，P3は導通状態になる。
これにより微小信号△Ｖが増幅され、記憶キヤパシタＣ
Ｓの情報が「１」ならばビツト線Ｂは電位ＶＣＣとな
り、ビツト線は電位０となる。記憶キヤパシタＣＳの
情報が「０」ならば逆にビツト線Ｂは電位０となり、ビ
ツト線は電位ＶＣＣとなる。行アドレスストローブ信
号φＡＲがアクテイブにされた後、列アドレスストロー
ブ信号φＡＣがアクテイブにされ、列アドレスが列デコ
ーダＣＤに入力される。選択された列アドレスに従つて
選択列のＹｍが選ばれ、選択列の転送ゲート用NMOS FE
T対Tm1，Tm2を導通させ、データ線対 とビツト線対Ｂ，が接続される。リード制御信号
φＲ、ライト制御信号φＷに従つて、それぞれ出力バツ
フアＢ０、入力バツフアＢ１が活性化され、リード動作
またはライト動作が実現される。行アドレスストローブ
信号φＡＲがアクテイブの状態で列アドレスストローブ
信号φＡＣを連続して変化させ、列アドレスを次々に変
えて、同一行内でリード動作またはライト動作を連続的
におこなう。このようなリード／ライト動作をページモ
ード動作というが、このページモードの最大サイクル数
は、一定間隔でリフレツシユ動作を行う必要があるため
制限されていた。例えば２５６Ｋビツトメモリではリフ
レツシユサイクルは256サイクル／４ｍｓであり、約16
μｓ毎に１回の割合でリフレツシユが必要であるが、ペ
ージモードサイクルが160ｎｓで約100サイクル毎にリフ
レツシユが必要なため、ページモード数の最大値は100
以下に制限されてしまう。
また例えば山田他「Auto／Self Refresh機能内蔵64Ｋb
itＭＯＳダイナミツクＲＡＭ」（電子通信学会論文誌、
VolＪ６６−Ｃ（Ｎｏ１）、ｐ62、1983年１月）には、
タイマとリフレツシユカウンタを内蔵し、タイマでカウ
ントマツプされるリフレツシユカウンタ情報によりセル
フリフレツシユを行うものが記載されている。しかしこ
の半導体メモリではセルフリフレツシユ時にセンスアン
プがリフレツシユ動作に利用されるため、セルフリフレ
ツシユ期間内は外部から行方向のみならず列方向にもア
ドレスを指定してリード／ライト動作をすることができ
なかつた。
このような従来の半導体メモリには次のような問題点が
ある。ビツト線とデータ線の寄生容量は大きいため、
リード／ライト動作のアクセス時間やサイクル時間や、
ページモードのサイクル時間が長く必要であり、低速で
ある。行アドレスを固定しての列アドレス変化に対す
るページモードのリフレツシユ江サイクル数に最大値が
ある。セルフリフレツシユ中はメモリに対するリード
／ライト動作のアクセスができない。同一行をアクセ
スしているにもかかわらずページモードサイクルのある
繰り返し毎に行選択動作を繰り返す必要があるため消費
電力が大きい。
〔発明の目的〕
本発明の目的は高速動作可能な大容量の半導体メモリを
提供することにある。
〔発明の概要〕
上記目的を達成するために、本発明によれば、情報を記
憶するダイナミックメモリセルを行方向と列方向にマト
リクス配列したダイナミックメモリセルアレイと、前記
ダイナミックメモリセルアレイ中のダイナミックメモリ
セルを行方向に共通接続したワード線と前記ダイナミッ
クメモリセルアレイ中のダイナミックメモリセルを列方
向に共通接続したビット線と、前記ビット線を対にし
て、この対にしたビット線間の電位差をセンス増幅する
複数のセンスアンプ回路からなるセンスアンプ回路行と
を備えた半導体メモリにおいて、前記ダイナミックメモ
リセルアレイ中の行方向のダイナミックメモリセルに対
応したスタティックメモリセルからなるスタティックメ
モリセル行と、このスタティックメモリセル行中のスタ
ティックメモリセルとその対応する前記ビット線との間
で情報を伝達する転送ゲート手段と、所望の行アドレス
のダイナミックメモリセルからなるダイナミックメモリ
セル行のワード線を選択する行選択手段と、前記スタテ
ィックメモリセル行中の所望の列アドレスのスタティッ
クメモリセルを選択して前記スタティックメモリセルと
データ線の間で情報を伝達する列選択手段とを備え、前
記行選択手段により選択されたワード線に共通接続され
た前記ダイナミックメモリセル行の情報を、前記転送ゲ
ート手段により前記スタティックメモリセル行に転送
し、前記列選択手段で選択されたデータ線を介して、所
望の列アドレスのスタティックメモリセルの情報のリー
ド動作をするようにしたことを特徴とする。
また、本発明によれば情報を記憶するダイナミックメモ
リセルを行方向と列方向にマトリクス配列したダイナミ
ックメモリセルアレイと、前記ダイナミックメモリセル
アレイ中のダイナミックメモリセルを行方向に共通接続
したワード線と、前記ダイナミックメモリセルアレイ中
のダイナミックメモリセルを列方向に共通接続したビッ
ト線と、前記ビット線を対にして、この対にしたビット
線間の電位差をセンス増幅する複数のセンスアンプ回路
からなるセンスアンプ回路行とを備えた半導体メモリに
おいて、前記ダイナミックメモリセルアレイ中の行方向
のダイナミックメモリセルに対応したスタティックメモ
リセルからなるスタティックメモリセル行と、このスタ
ティックメモリセル行中のスタティックメモリセルとそ
の対応する前記ビット線との間で情報を伝達する転送ゲ
ート手段と、所望の行アドレスのダイナミックメモリセ
ルからなるダイナミックメモリセル行のワード線を選択
する行選択手段と、前記スタティックメモリセル行中の
所望の列アドレスのスタティックメモリセルを選択して
前記スタティックメモリセルとデータ線の間で情報を伝
達する列選択手段とを備え、前記行選択手段により選択
されたワード線に共通接続された前記ダイナミックメモ
リセル行の情報を、前記転送ゲート手段により前記スタ
ティックメモリセル行に転送し、前記列選択手段で選択
されたデータ線を介して、所望の列アドレスのスタティ
ックメモリセルの情報のリードおよび／又はライト動作
をし、このリードおよび／又はライト動作した後の前記
スタティックメモリセル行の情報を、前記転送ゲート手
段により、前記行選択手段により選択されたワード線に
共通接続された前記ダイナミックメモリセル行に転送し
て再書込みするようにしたことを特徴とする。
さらに、本発明によれば、情報を記憶するダイナミック
メモリセルを行方向と列方向にマトリクス配列したダイ
ナミックメモリセルアレイと、前記ダイナミックメモリ
セルアレイ中のダイナミックメモリセルを行方向に共通
接続したワード線と、前記ダイナミックメモリセルアレ
イ中のダイナミックメモリセルを列方向に共通接続した
ビット線と、前記ビット線を対にして、この対にしたビ
ット線間の電位差をセンス増幅する複数のセンスアンプ
回路かなるセンスアンプ回路行とを備えた半導体メモリ
において、前記ダイナミックメモリセルアレイ中の行方
向のダイナミックメモリセルに対応した１行からなるス
タティックメモリセルからなるスタティックメモリセル
行と、このスタティックメモリセル行中のスタティック
メモリセルとその対応する前記ビット線との間で情報を
伝達する転送ゲート手段と、所望の行アドレスのダイナ
ミックメモリセルからなるダイナミックメモリセル行の
ワード線を選択する行選択手段と、前記スタティックメ
モリセル行中の所望の列アドレスのスタティックメモリ
セルを選択して前記スタティックメモリセルとデータ線
の間で情報を伝達する列選択手段とを備え、前記行選択
手段により選択されたワード線に共通接続された前記ダ
イナミックメモリセル行の情報を、前記転送ゲート手段
により前記スタティックメモリセル行に転送し、前記列
選択手段で選択されたデータ線を介して、所望の列アド
レスのスタティックメモリセルの情報のリード動作をす
るようにしたことを特徴とする。
〔発明の実施例〕
本発明の一実施例による半導体メモリを第２図から第４
図に示す。第２図は本実施例による半導体メモリのチツ
プ上のレイアウトを示したものである。この半導体メモ
リは１Ｍ語×１ビツト構成であり、１０本のアドレス信
号端子Ａ０〜Ａ９を有する。このアドレス信号端子Ａ１
〜Ａ９には行アドレスと列アドレスをマルチプレツクス
したアドレス信号を入力する。この他にこの半導体メモ
リは、チツプイネーブル信号端子ＣＥ、入力データ信号
端子ＤＩＮ、出力データ信号端子Ｄｏｕｔ、リード／ラ
イト信号端子Ｗ、行アドレスストローブ信号端子RAS、
リフレツシユイネーブルおよびレデイ信号端子RRDYを有
する。また電源端子ＶＤＤ、接地端子ＶＳＳも有してい
る。
本実施例は、２ｎ１の行のスペア行、ｎ２列のスペア列
を含む冗長構成をとつており、（５１２×ｎ１）行（10
24＋ｎ２）列のダイナミツクメモリセル400よりなるダ
イナミツクメモリセルアレイ40を２個左右に配置してい
る。ダイナミツクメモリセルアレイ40のピツト線対Ｂ，
にはそれぞれ（1024＋ｎ２）個のセンスアンプよりな
るセンスアンプ回路20が設けられている。さらに本実施
例では、（1024＋ｎ２）個のスタテイツクメモリ600よ
りなるスタテイツクメモリセル行60が、それぞれ左右の
ダイナミツクメモリセルアレイ40と転送ゲート手段50を
介して設けられている。スタテイツクメモリセル行60は
中央に位置して列選択手段である列デコーダ90をはさん
で、左右に配置されたデータ線対151，152に隣接して配
置される。列デコーダ90により選択した選択列のスタテ
イツクメモリセル600がデータ線対151，152と接続され
る。ダイナミツクメモリセルアレイ40の行線を構成する
ワード線11iは、行選択手段である行選択回路110により
選択的に駆動される。またワード線11iのそれぞれには
浮遊電位状態となるのを防止する目的でノイズキラー10
0が設けられている。行選択回路110や列デコーダ90に外
部のアドレス信号を供給するためのアドレスバツフア回
路120が設けられている。また、行選択回路110にオート
リフレツシユまたはセルフリフレツシユ用の内部アドレ
ス信号を供給するためのリフレツシユカウンタ170と、
リフレツシユカウンタ170へカウント入力するタイマ回
路160とが設けられている。データ線対151，152にはデ
ータ入力回路141とデータ出力回路142よりなるデータ回
路140が設けられている。
さらに本実施例により半導体メモリにはこれらの回路全
体を同期してコントロールするコントロール回路130を
有する。コントロール回路130はクロツクジエネレータ
を有し、リード、ライト、リフレツシユ等の各種動作の
制御をおこなう。本実施例では、左右のダイナミツクメ
モリアレイ40を同時に活性化し動作させるが、リフレツ
シユサイクルは左右のダイナミツクメモリアレイ40の各
１行ずつを同期させてリフレツシユし、各メモリセルを
４ｍｓ毎にリフレツシユするので、半導体メモリ全体と
しては512リフレツシユサイクル／４ｍｓのリフレツシ
ユサイクル数となる。
本実施例による半導体メモリを機能ブロツク別に示した
ブロツク図を第３図に示す。第２図では左右に分かれて
いるダイナミツクセルアレイ40、センスアンプ回路20、
スタテイツクメモリセル行60、データ線対151，152、行
選択回路110について、第３図ではひとつのブロツクで
示している。またセンスアンプ回路20、ダイナミツクメ
モリセル40、転送ゲート回路50、スタテイツクメモリセ
ル600とデータ線対151，152を含む第ｍ列の具体的回路
を第４図に示す。またビツト線対Ｂ，をプリチヤージ
するプリチヤージ回路10、ダミーセル30、スタテイツク
メモリセル400のプリチヤージ回路70、スタテイツクメ
モリセル600とデータ線対151，152を列デコーダ出力信
号Ｙｍにより選択的に接続する列選択ゲート回路80を設
けている。
第ｍ列の具体的回路は第４図に示すようであり、ビツト
線対Ｂ，はそれぞれNMOS FET１１，12を介して接地
線７に接続されNMOS FET１１，12のゲートは共通の信
号線131に接続されている。このNMOS FET１１，12によ
りプリチヤージ回路10が構成される。ビツト線対Ｂ，
には、互いにドレインとゲートとが交差結合されてい
る。PMOS FET２３，24よりなる交差結合回路と、NMOS
FET２１，22よりなる交差結合回路とよりなるセンス
アンプ回路２０とが設けられている。ビツト線ＢはPMOS
FET２３とNMOS FET２１のドレインに接続されてお
り、ビツト線はPMOS FET２４とNMOS FET２２のドレ
インに接続されている。交差結合されたPMOS FET２
３，24のソースは正極性センス信号線132aに、交差接合
されたNMOS FET２１，22のソースは負極性センス信号
線132bに接続されている。センス信号をこれらセンス信
号線132a，132bに与えることによりセンス動作が制御さ
れる。また、ビツト線Ｂ，のそれぞれには、ダミーセ
ル30を構成するダミーキヤパシタ31の一端が接続され、
ダミーキヤパシタ31の他端はダミーワード線101，102に
それぞれ接続される。これらのダミーセル30はダイナミ
ツクメモリセル400をセンスする時に利用される。ビツ
ト線対Ｂ，にはダイナミツクメモリセル400が設けら
れており、転送FET41のドレインがビツト線Ｂ，に接
続され、ゲートがワード111，112に接続されている。
ビツト線Ｂ，は転送ゲート用NMOS FET５１，52を介
してスタテイツクメモリビツト線BS，▲▼に接続さ
れている。スタテイツクメモリビツト線ＢＳ，▲▼
には、スタテイツクメモリセル600が設けられている。
スタテイツクメモリセル600は、ドレインゲートが交差
結合されたNMOS FET６１，62とPMOS FET６３，64から
なっている。
NMOS FET６１、PMOS FET６３のドレインはスタテイツ
クメモリビツト線ＢＳに接続され、NMOS FET６２、PMO
S FET６４のドレインはスタテイツクメモリビツト線▲
▼に接続されている。PMOS FET６３，64のソース
は共通接続され正極性のスタテイツクメモリ制御線136a
に、NMOS FET６１，62のソースは共通接続され負極性
のスタテイツクメモリ制御線136bに接続されている。ス
タテイツクメモリビツト線BS，▲▼のそれぞれPMOS
FET７１，72を介して電源線８に接続される。さらに
スタテイツクメモリビツト線ＢＳ，▲▼は、NMOS
FET８１，82を介してそれぞれデータ線対151，152に接
続されている。NMOS FET８１，82のゲートは共通接続
されＹデコーダ出力線91に接続される。
第４図に示す回路が列方向に、（1024＋ｎ２）列並んで
第３図に示す全体の半導体メモリが構成される。行選択
回路110は、外部からの行アドレス信号ＡＲＯ〜ＡＲ８
またはリフレツシユカウンタ170により指定される内部
リフレツシユアドレスＣＲＯ〜ＣＲ８のいずれか一方を
デコードして、デコード出力信号により左右のダイナミ
ツクメモリセルアレイ40のそれぞれ（５１２＋ｎ）本の
ワード線111，112，……の中の１本を選択して選択信号
を出力する。列デコーダ90は、列アドレス信号ＡＣＯ〜
ＡＣ９とブロツク選択用アドレスＡＲ９により所定の列
Ｙｍを選択して、データ線対151，152と左右のスタテイ
ツクメモリセル行60の唯一のスタテイツクメモリセル60
0を列選択ゲート回路80により選択的に接続する。デー
タ線対151，152は、データ入力バツフア回路141を介し
てデータ入力端子Ｄと接続され、またデータ出力バツフ
ア回路142を介してデータ出力端子ＤＯＵＴと接続され
る。タイマ回路160には、行アドレスストローブ信号▲
▼の入力線６が接続され、行アドレスストローブ
信号▲▼により、タイマー回路160からの内部に
設けられたリフレツシユカウンタ170へのカウント入力
信号161が制御される。リフレツシユカウンタ170はまた
コントロール回路130と信号のやりとりをおこなう。例
えばコントロール回路130はリフレツシユカウンタ170の
カウント動作を信号1317によりコントロールする。逆に
リフレツシユカウンタ170はその動作状態をステータス
信号172によりコントロール回路130に知らせる。アドレ
スバツフア回路120は、コントロール回路130からの信号
1312により、外部アドレスＡ０〜Ａ９を、行アドレスＡ
ＲＯ〜ＡＲ８と列アドレスＡＣＯ〜ＡＣ９とブロツク選
択用アドレスＡＲ９に分けて、行選択回路110と列デコ
ーダ90にそれぞれ出力する。コントロール回路130はア
ドレス信号Ａ０〜Ａ９を受けて、アドレス信号の変化に
同期したクロツクパルスを発生するとともに、行アドレ
スストローブ信号▲▼、チツプイネーブル信号▲
▼、リード／ライト信号、リフレツシユネーブル
およびレデイ信号RRDYを受けて、各種コントロール信号
を発生する。これらコントロール信号には、ノイズキラ
ー100をコントロールする信号、タイマー回路160をコン
トロールする信号1317、ビツト線Ｂ，のプリチヤージ
コントロール信号131、センスアンプ回路20へのセンス
信号132a，132b、行選択回路110への信号1311、転送ゲ
ート回路50への転送ゲート信号135、スタテイツクメモ
リセル600への制御信号136a，136b、スタテイツクメモ
リビツト線ＢＳ、ＢＳのプリチヤージコントロール信号
137、アドレスバツフア回路120のコントロール信号、デ
ータ入力バツフア141のコントロール信号1314、データ
出力バツフア142のコントロール信号1315等がある。
次に本実施例の動作について第５図から第７図を用いて
説明する。
第５図、第６図は本実施例の動作のタイミングを示すも
のである。行アドレスストローブ信号▲▼がＨレ
ベルとなって後一定期間Ｔ３経過した後の期間Ｔ４の
間、リフレツシユ期間Ｔ６以外はビツト線Ｂ，はプリ
チヤージ状態にある。行アドレスストローブ信号▲
▼のＨレベルからＬレベルへの立ち下がりに同期して
アドレス信号Ａ０〜Ａ９が外部の行アドレス信号ＡＲＯ
〜ＡＲ８とブロツク選択用アドレスＡＲ９としてアドレ
スバツフア回路120にとり込まれる。外部の行アドレス
信号ＡＲＯ〜ＡＲ８を入力すると、行選択回路110は、
コントロール回路130によりクロツクコントロールされ
つつ、行アドレス信号ＡＲＯ〜ＡＲ８をデコードして所
定のワード線を選択する。選択行のダイナミツクメモリ
セル４００に記憶された情報は、センスアンプ回路２０
によつて行アドレスストローブ信号▲▼に同期し
て増幅される。こうして左右で合計２×（1024＋ｎ２）
個のメモリセル400の情報が、２×（1024＋ｎ２）個の
センスアンプ回路20によつて増幅されることになる。そ
の後行アドレスストローブ信号▲▼に同期して転
送ゲート回路50のゲートを開き、左右の２×（1024＋ｎ
２）個のスタテイツクメモリセル行60にセンスアンプ回
路20により増幅された信号が一度に転送される。このよ
うに行アドレスストローブ信号▲▼がＨレベルか
らＬレベルへ遷移した後、行選択、センスアンプ動作、
転送動作が終了するまでの期間をＴ１とする。
Ｔ１は約40nsecである。
期間Ｔ１後、行アドレスストローブ信号▲▼がＬ
レベルの期間、すなわち期間Ｔ２は、この半導体メモリ
は２×（1024＋ｎ２）個のスタテイツクメモリセル
６００よりなるスタテイツクメモリセルとして動作す
る。このスタテイツクメモリは、外部アドレス信号Ａ０
〜Ａ９を列アドレスＡＣＯ〜ＡＣ９として動作し、ブロ
ツク選択用アドレスＡＲ９と列アドレスＡＣ０〜ＡＣ９
の指定による列のスタテイツクメモリセル600とデータ
線対151，152間で情報をやりとりして、リード／ライト
動作をおこなう。この期間Ｔ２の間、転送ゲート回路50
は、全く閉じられたままであり、このスタテイツクメモ
リセル行60は、ダイナミツクメモリセル40やセンスアン
プ回路20とは全く独立にリード／ライト動作をおこな
う。すなわち、チツプイネープル信号▲▼がＬレベ
ルでこのチツプが選択され、リードライト信号がＨレ
ベルのときは、リード動作を行いスタテイツクメモリセ
ル600の情報をデータ出力端ＤＯＵＴに出力し、リード
ライト信号がＬレベルのときは、データ入力端ＤＩＮ
の情報をスタテイツクメモリセル600にライト動作をお
こなう。この期間Ｔ２の間、タイマ回路160はセルフリ
フレツシユ期間Ｔ５の設定とリフレツシユカウンタ170
のカウントアツプ動作を指定する。タイマ回路160は例
えば６μSec毎に１回ずつリフレツシユ動作をおこな
う。すなわち、リフレツシユカウンタ170の内部リフレ
ツシユアドレス信号ＣＲＯ〜ＣＲ８をデコードして、左
右のダイナミツクメモリセルアレイ40の（512＋ｎ１）
の本のワード線のうち１本ずつを選択し、選択されれた
ダイナミツクメモリセル行の情報を読み出してセンスア
ンプ回路20でセンスし増幅してリフレツシユする。リフ
レツシユ動作が終了するとワード線を閉じ、リフレツシ
ユカウンタ170を１つカウントアツプしてビツト線対
Ｂ，をプリチヤージする。このようにしてｌ行目がリ
フレツシユされた後の約６μsec後には（ｌ＋１）行目
がリフレツシユされるが、このリフレツシユ期間中もこ
の半導体メモリはスタテイツクメモリセル行60とデータ
線対151，152間で情報のやりとりをしており、半導体メ
モリとしてのリード／ライト動作はリフレツシユ動作と
独立におこなわれている。このリフレツシユ期間Ｔ５の
間、この半導体メモリはＬレベルのリフレツシユ用レデ
イ信号ＲＲＤＹを信号端９に出力する。このレデイ信号
RRDYは、この半導体メモリがリフレツシユ状態にあるか
否かを外部に知らせるためのもので、Ｌレベルのときは
リフレツシユ状態であることを示し、行アドレスストロ
ーブ信号▲▼を変化させてはいけない状態にある
ことを知らせる。なお、リフレツシユイネーブル信号を
設け、外部から強制的にこの信号を低レベルとして、タ
イマ回路160によらないオートリフレツシユを開始させ
ることも、回路設計のわずかな変更により可能である。
次に行アドレスストローブ信号▲▼をＬレベルか
らＨレベルに遷移すると、スタテイツクメモリセル行60
の情報が、行アドレスストローブ信号▲▼の遷移
に同期し、転送ゲート回路50を介してセンスアンプ回路
20に同時に転送される。行アドレスストローブ信号▲
▼がＨレベルのときに最後にストローブされた外部
行アドレス信号ＡＲＯ〜ＡＲ８をデコードして、スタテ
イツクメモリセル行60の内容であるダイナミツクメモリ
セルアレイ40のうちのひとつのワード線が選択される。
こうしてスタテイツクメモリセル行60の情報がそのまま
この選択されたダイナミツクメモリセル行に書込まれそ
の後ワード線は閉じられる。期間Ｔ３では、スタテイツ
クメモリセル行60の情報をセンスアンプ回路20へ転送し
ダイナミツクメモリセルアレイ40へその情報を書込みワ
ード線が閉じるまでの動作がおこなわれる。その後、行
アドレスストローブ信号▲▼がＨレベルである期
間Ｔ４の間にセルフリフレツシユ動作が約６μsec毎に
おこなわれる。このように本実施例による半導体メモリ
は、行アドレスストローブした行に関してはスタテイツ
クメモリと同様の動作をおこなうことができ、かつこの
スタテイツクメモリへのリード／ライト動作を独立にダ
イナミツクメモリセルへのセルフリフレツシユ動作をお
こなうことができる。したがつてこの半導体メモリは、
スタテイツクメモリの高速性、低消費電力性能という利
点と、ダイナミツクメモリの高ビツト密度実装という利
点をあわせもつことになる。
次に第４図に示す回路の動作を第７図(a)、(b)を用いて
説明する。最初、プリチヤージ信号線131がＨレベル、
スタテイツクメモリセル600のプリチヤージ信号線137が
Ｌレベルであり、プリチヤージ回路10のNMOS FET１
１，12が導通してビツト線Ｂ，がＬレベルにプリチヤ
ージされ、スタテイツクメモリセル600のプリチヤージ
回路70のPMOS FET７１，72が導通してスタテイツクメ
モリビツト線ＢＳ，▲▼がＨレベルにプリチヤージ
されている。次に行アドレスストローブ信号RASが時刻
ｔ０にてＨレベルからＬレベルへ遷移するとそれに同期
して外部行アドレス信号ＡＲ０〜ＡＲ８とブロツク選択
用アドレスＡＲ９が読み込まれ、時刻ｔ１にプリチヤー
ジ信号131がＬレベルに、スタテイツクメモリのプリチ
ヤージ信号137がＨレベルになり、NMOS FET１１，12、
PMOS FET７１，72が非導通状態になりプリチヤージは
終了する。
次に時刻ｔ２でダミーワード線11i′（ｉ′＝１，２）
がＬレベルからＨレベルへ遷移し、外部行アドレスＡ
Ｒ０〜ＡＲ８によつて選ばれたワード線１１ｉ′（ｉ＝
１，２，……，５１２）がＨレベルからＬレベルへ遷移
する。今ｉ′はｉが奇数のとき１，ｉが偶数のときは２
である。これにより第ｉ行目のダイナミツクメモリセル
400の転送用FET41を導通させ記憶キヤパシタ42の情報を
ビツト線Ｂまたはに読み出す。ここでダミーワード線
10′に接続されているダミーキヤパシタ31の容量は、記
憶キヤパシタ42の容量の約1/2に設定されており、ビツ
ト線Ｂまたはにはダイナミツクメモリセル400の情報
がこれらビツト線対間の電位差として読み出されること
になる。今、例えばワード線111が選択されたとする
と、ダミーワード線101が選ばれる。記憶キヤパシタ42
の容量をＣＭ、ダミーキヤパシタ31の容量をＣＤ、ビツ
ト線Ｂ，の容量をＣＢとする。選択したダイナミツク
メモリセル400の情報が「１」のとき、すなわち転送用
ＦＥＴ41と記憶キヤパシタ42との接続点43の電位がＶで
あるとすると、ビツト線Ｂ，の電位Ｖ（Ｂ），Ｖ
（）は、 となる。ここでＣＤ＝1/2ＣＭである。ＣＭ≪ＣＢとす
ると、 となる。逆にダイナミツクメモリセル400の情報が
「０」のとき、すなわち接続点43の電位が０のときは、 となる。
次に時刻ｔ３でセンスアンプ回路20のセンス信号線132
a，132bがそれぞれＬレベルからＨレベルと、Ｈレベル
からＬレベルへ変化し、センス動作が開始されると、ビ
ツト線対Ｂ，の微小電位差はセンス増幅されて、ダイ
ナミツクメモリセル400の情報が「１」のときはビツト
線対Ｂ，の電位は（Ｖ（Ｂ），Ｖ（））＝ＶＣ，
０）となり、「０」のときは（Ｖ（Ｂ），Ｖ（））＝
０，ＶＣ）となり、ダイナミツクメモリセル400に再書
込みされる。その後時刻ｔ３でダミーワード線10i′が
Ｌレベルにもどり、ワード線11iがＨレベルにもどる。
次に時刻ｔ５で転送ゲート回路50の転送ゲート信号135
がＬレベルからＨレベルに遷移し、転送ゲート用FET５
１，52が導通し、スタテイツクメモリビツト線ＢＳ，▲
▼へビツト線対Ｂ，▲▼の電位信号が転送され
る。その後時刻ｔ６でスタテイツクメモリ制御線136a，
136bがそれぞれＬレベルからＨレベルへ、Ｈレベルから
Ｌレベルへと変化し、ダイナミツクメモリセル400の情
報はセンスアンプ回路20、ビツト線Ｂ，を通じてスタ
テイツクメモリセル600に読込まれることになる。次に
時刻ｔ７で転送ゲート回路50が非導通になり、その後時
刻ｔ８でセンス信号線132a，132bがそれぞれＨレベルか
らＬレベルへ、ＬレベルからＨレベルへ変化し、センス
アンプ回路20が不能状態となる。さらに時刻ｔ９でプリ
チヤージ信号131がＬレベルからＨレベルへ変化し、プ
リチヤージ回路10によりビツト線対Ｂ，は共に０Ｖに
プリチヤージされる。このようにして時刻ｔ０から時刻
ｔ１０までの期間Ｔ１の動作が実現する。
次に期間Ｔ５のリフレツシユ動作について説明する。タ
イマ回路160の指令で約６μsecに１回セルフリフレツシ
ユ命令がでると、レデイ信号RRDYが時刻ｔ１１でＨレベ
ルからＬレベルへ変化する。これに同期して時刻ｔ１２
でプリチヤージ信号131がＨレベルからＬレベルへ変化
してプリチヤージ動作が停止され、時刻ｔ１３でリフレ
ツシユカウンタ170の発生する内部リフレツシユアドレ
ス信号ＣＲ０〜ＣＲ８によつて選択された行のワード線
１１ｉ（Ｊ＝１，２，……，512）とダミーワード線10
j′（ｊ′はｊが奇数のときは１、偶数のときは２なる
数）が選択され、ｊ行目のダイナミツクメモリセル400
の情報が微小電位差としてビツト線対Ｂ，に読出され
る。時刻ｔ１４にセンス信号線132a，132bがアクテイブ
にされ、センスアンプ回路20がラツチされて、ビツト線
対Ｂ，はセンス増幅され、ｊ行目のダイナミツクメモ
リセル400に再書込される。すなわちｊ行目のダイナミ
ツクメモリセル400の情報はリフレツシユされる。次に
時刻ｔ１５でワード線11j、ダミーワード線10j′が非選
択にされ、時刻ｔ１６でセンス信号線132a，132bをそれ
ぞれＬレベル、Ｈレベルとしてセンスアンプ回路20のラ
ツチをはずし、時刻ｔ１７でプリチヤージ信号131がＨ
レベルとなってビツト線対Ｂ，が０Ｖにプリチヤージ
される。時刻ｔ１８でレデイ信号RRDYはＬレベルからＨ
レベルに変化する。時刻ｔ１１からプリチヤージ再開ま
での時刻ｔ１８までをリフレツシユ動作のための期間Ｔ
５と定義している。
次に行アドレスストローブ信号▲▼がＬレベルか
らＨレベルに遷移すると、本実施例による半導体メモリ
は次の如く動作する。時刻ｔ１９で行アドレスストロー
ブ信号▲▼がＨレベルに変化すると、時刻ｔ２０
でプリチヤージ信号131がＬレベルに変化して、ビツト
線Ｂ，のプリチヤージ回路10がプリチヤージ動作を停
止する。次に時刻ｔ２１で転送ゲート信号135がＬレベ
ルからＨレベルに変化し、スタテイツクメモリセル600
の情報がプリチヤージ状態のビツト線Ｂ，に転送され
る。その後時刻ｔ２２でセンス信号線132a，132bがそれ
ぞれアクテイブにされて、センスアンプ回路２０がラツ
チされ、スタテイツクメモリセル600の情報はセンスア
ンプ回路20で増幅されラツチされることになる。次に時
刻ｔ２３で転送ゲート信号135がＬレベルへ変化して転
送動作が終了するとともに、時刻ｔ０でとりこまれた外
部行アドレス信号ＡＲ０〜ＡＲ８で選択されたｊ行目の
ワード線11j、ダミーワード線10i′が選択される。こう
して、スタテイツクメモリセル600の情報がビツト線
Ｂ，、センスアンプ回路20を通じて、選択された行ｊ
のダイナミツクメモリセル400に書込まれることにな
る。次に時刻ｔ２５でワード線11i、ダミーワード線10
i′がもとの状態にもどり、時刻ｔ２６でセンス信号線1
32a，132bがそれぞれＬレベル、Ｈレベルとなりセンス
アンプ回路20のラツチがはずされる。これとともにスタ
テイツクメモリ制御線136a，136bがそれぞれＬレベル、
Ｈレベルとすることにより、スタテイツクメモリセル60
0への書込みが禁止される。次に時刻ｔ２７でビツト線
Ｂ，のプリチヤージ信号線131がＨレベルとなり、ス
タテイツクメモリビツト線ＢＳ，▲▼のプリチヤー
ジ信号線137がＬレベルになり、スタテイツクメモリビ
ツト線ＢＳ，▲▼のプリチヤージ信号線137Ｌレベ
ルになり、ビツト線対Ｂ，がＬレベルへ、スタテイツ
クメモリビツト線ＢＳ，ＢＳがＨレベルへプリチヤージ
を開始する。時刻ｔ１９から時刻ｔ２７に続く時刻ｔ
２８までの期間Ｔ３の間に、以上の通りスタテイツクメ
モリセル行60からダイナミツクメモリセル行への情報の
転送が実現する。期間Ｔ３の後、行アドレスストローブ
信号▲▼がＨレベルの期間Ｔ４の間に第７図(b)
に示す様に期間Ｔ５と全く同様なセルフリフレツシユ動
作が、期間Ｔ４中のリフレツシユ動作の期間Ｔ６の時刻
ｔ11′からｔ18′までの間におこなわれる。このセルフ
リフレツシユ動作も内部のタイマ回路160の指令により
約６μsec毎に内部リフレツシユアドレスＣＲ０〜Ｃ
Ｒ９をカウントアツプしておこなう。
本実施例による半導体メモリに用いられるアドレスバツ
フア回路120と行選択回路110の具体的構成例を第８図
(a)に示す。外部アドレス信号約３ａ〜３ｋには外部ア
ドレス信号Ａ０〜Ａ９が入力される。このうち外部アド
レス信号Ａ０〜Ａ８は行アドレスラツチ回路1200に入力
され、行アドレスストローブ信号▲▼に同期した
ラツチ信号1312aによりラツチされる。外部アドレス信
号Ａ０〜９はアドレスバツフア回路120にも入力され、
コントロール信号1312bによりアドレスバツフア回路120
はコントロールされ、列アドレスＡＣ０〜ＡＣ９が得ら
れる。ブロツク選択用アドレス信号ＡＲ９は外部アドレ
ス信号ＡＲ９を行うアドレスストローブ信号▲▼
に同期したラツチ信号1312aaによりラツチされて得られ
る。
行選択回路110は、マルチプレクサ回路1100と行デコー
ダおよびワード線の駆動回路1110よりなる。マルチプレ
クサ回路1100は行アドレスラツチ回路1200の出力信号12
1と、リフレツシユカウンタ170の出力信号171をマルチ
プレクサ用コントロール信号1311a，1311bにより一方を
選択して行デコーダおよびワード線の駆動回路1110へ出
力する。行デコーダおよびワード線の駆動回路1110はコ
ントロール信号1311cの制御下で行デコーダおよびワー
ド線の駆動をおこなう。その動作は、第８図(b)に示す
ように、ラツチ信号1312aのＬレベルからＨレベルの立
ち上がりで、外部アドレス信号Ａ０〜Ａ８は行アドレス
ラツチ回路1200へラツチされる。同様に列アドレスラツ
チ回路1210は、ラツチ信号1312bの立ち上がりで外部ア
ドレス信号Ａ０〜Ａ９をラツチする。ラツチ信号1312b
は行アドレスストローブ信号▲▼の立ち下がりや
外部アドレス信号Ａ０〜Ａ９の変化に同期して出力され
る。信号1311aは行アドレスストローブ信号▲▼
の立ち下がりとレデイ信号RRDYの立ち上がりに同期して
出力され、この信号1311aの立ち上がりに同期してマル
チプレクサ回路1100は外部アドレス信号121を出力し続
ける。信号1311bはタイマ回路160の出力に、したがつて
レデイ信号RRDYの立ち下がりに同期して出力に同期して
出力される。この信号1311bの立ち上がりに同期してマ
ルチプレクサ回路1100は内部リフレツシユアドレス信号
171を出力し続ける。行デコーダおよびワード線の駆動
回路1110は、コントロール信号1311cにより、行アドレ
スストローブ信号▲▼の立ち下がり、立ち上が
り、レデイ信号RRDYの立ち下がりに同期して制御され
る。
このように本実施例によれば、行アドレスストローブ信
号▲▼で選んだ外部アドレス信号ＡＲ０〜ＡＲ８
により選択されたダイナミツクメモリセル行からスタテ
イツクメモリセル行に情報を転送した後は、列アドレス
変化に対してスタテイツクメモリとして高速に動作させ
ることができる。しかもこのスタティックメモリとして
の動作はリフレッシュ動作とともに行うことができるた
め、列アドレス変化のリフレッシュサイクル数が累積サ
イクル時間の制限なしに行うことができる。またこのと
き同時にダイナミックメモリセルアレイ40とセンスアン
プ回路20によりリフレッシュ動作を独立におこなうこと
ができる。また、スタティックメモリを１行のみ設け、
この同一アドレス行でアクセスした実施例においては、
行選択動作を繰返す必要はなく、高速化と低消費電力化
を達成することができる。
〔発明の効果〕
以上のとおり、本発明によれば、ダイナミックメモリセ
ルとその行方向セルに対応したスタティックメモリセル
行を備え、ダイナミックメモリセルとスタティックメモ
リセル行との間で情報の転送を行ってリードおよび／ま
たはライト動作を行うようにしているので、スタティッ
クメモリとしての高速性、ダイナミックメモリとしての
高いビット密度による利点を併せ持つことができ、高速
動作可能で大容量の半導体メモリを実現することができ
る。
スタティックメモリセル行を１行のみとすることによ
り、高速性をさらに向上することができる。
【図面の簡単な説明】
第１図は従来の半導体メモリの回路図、第２図は本発明
の一実施例による半導体メモリの半導体チツプ上のレイ
アウト図、第３図は同半導体メモリのブロツク図、第４
図は同半導体メモリの要部の回路図、第５図、第６図、
第７図(a)、(b)はそれぞれ同半導体メモリの動作を示す
タイムチヤート、第８図(a)は同半導体メモリのアドレ
スバツフア回路と行選択回路の具体例を示す回路図、第
８図(b)は同具体例の動作を示すタイムチヤートであ
る。 10……プリチヤージ回路、20……センスアンプ回路、30
……ダミーセル、40……ダイナミツクメモリセルアレ
イ、50……転送ゲート回路、60……スタテイツクメモリ
セル行、70……プリチヤージ回路、80……列選択ゲート
回路、90……列デコーダ、100……ノイズキラー、110…
……行選択回路、120……アドレスバツフア回路、10…
…コントロール回路、151，152……データ線、160……
タイマ回路、170……リフレツシユカウンタ、400……ダ
イナミツクメモリセル、600……スタテイツクメモリセ
ル、1100……マルチプレクサ回路、1100……駆動回路、
1200……行アドレスラツチ回路、1210……列アドレスラ
ツチ回路。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】情報を記憶するダイナミックメモリセルを
    行方向と列方向にマトリクス配列したダイナミックメモ
    リセルアレイと、前記ダイナミックメモリセルアレイ中
    のダイナミックメモリセルを行方向に共通接続したワー
    ド線と、前記ダイナミックメモリセルアレイ中のダイナ
    ミックメモリセルを列方向に共通接続したビット線と、
    前記ビット線を対にして、この対にしたビット線間の電
    位差をセンス増幅する複数のセンスアンプ回路からなる
    センスアンプ回路行とを備えた半導体メモリにおいて、 前記ダイナミックメモリセルアレイ中の行方向のダイナ
    ミックメモリセルに対応したスタティックメモリセルか
    らなるスタティックメモリセル行と、このスタティック
    メモリセル行中のスタティックメモリセルとその対応す
    る前記ビット線との間で情報を伝達する転送ゲート手段
    と、所望の行アドレスのダイナミックメモリセルからな
    るダイナミックメモリセル行のワード線を選択する行選
    択手段と、前記スタティックメモリセル行中の所望の列
    アドレスのスタティックメモリセルを選択して前記スタ
    ティックメモリセルとデータ線の間で情報を伝達する列
    選手段とを備え、 前記行選択手段により選択されたワード線に共通接続さ
    れた前記ダイナミックメモリセル行の情報を、前記転送
    ゲート手段により前記スタティックメモリセル行に転送
    し、前記列選択手段で選択されたデータ線を介して、所
    望の列アドレスのスタティックメモリセルの情報のリー
    ド動作をするようにしたことを特徴とする半導体メモ
    リ。
  2. 【請求項２】特許請求の範囲第１項記載の半導体メモリ
    において、前記行選択手段は、所定の時間ごとにカウン
    トアップされるセルフリフレッシュ用の内部行アドレス
    信号を発生するリフレッシュカウンタを有し、このリフ
    レッシュカウンタにより発生する内部行アドレス信号に
    より指定された行アドレスのダイナミックメモリセル行
    の情報を前記センスアンプ回路行によりセルフリフレッ
    シュするようにしたことを特徴とする半導体メモリ。
  3. 【請求項３】特許請求の範囲第１項又または第２項に記
    載の半導体メモリにおいて、前記スタティックメモリセ
    ルの情報のリード動作をおこなっている間は、前記転送
    ゲート手段で前記スタティックメモリセルと前記ビット
    線を遮断していることを特徴とする半導体メモリ。
  4. 【請求項４】情報を記憶するダイナミックメモリセルを
    行方向と列方向にマトリクス配列したダイナミックメモ
    リセルアレイと、前記ダイナミックメモリセルアレイ中
    のダイナミックメモリセルを行方向に共通接続したワー
    ド線と、前記ダイナミックメモリセルアレイ中のダイナ
    ミックメモリセルを列方向に共通接続したビット線と、
    前記ビット線を対にして、この対にしたビット線間の電
    位差をセンス増幅する複数のセンスアンプ回路からなる
    センスアンプ回路行とを備えた半導体メモリにおいて、 前記ダイナミックメモリセルアレイ中の行方向のダイナ
    ミックメモリセルに対応したスタティックメモリセルか
    らなるスタティックメモリセル行と、このスタティック
    メモリセル行中のスタティックメモリセルとその対応す
    る前記ビット線との間で情報を伝達する転送ゲート手段
    と、所望の行アドレスのダイナミックメモリセルからな
    るダイナミックメモリセル行のワード線を選択する行選
    択手段と、前記スタティックメモリセル行中の所望の列
    アドレスのスタティックメモリセルを選択して前記スタ
    ティックメモリセルとデータ線の間で情報を伝達する列
    選択手段とを備え、 前記行選択手段により選択されたワード線に共通接続さ
    れた前記ダイナミックメモリセル行の情報を、前記転送
    ゲート手段により前記スタティックメモリセル行に転送
    し、前記列選択手段で選択されたデータ線を介して、所
    望の列アドレスのスタティックメモリセルの情報のリー
    ドおよび／又はライト動作をし、このリードおよび／又
    はライト動作した後の前記スタティックメモリセル行の
    情報を、前記転送ゲート手段により、前記行選択手段に
    より選択されたワード線に共通接続された前記ダイナミ
    ックメモリセル行に転送して再書込みするようにしたこ
    とを特徴とする半導体メモリ。
  5. 【請求項５】特許請求の範囲第４項記載の半導体メモリ
    において、前記行選択手段は、所定の時間ごとにカウン
    トアップされるセルフリフレッシュ用の内部行アドレス
    信号を発生するリフレッシュカウンタを有し、このリフ
    レッシュカウンタにより発生する内部行アドレス信号に
    より指定された行アドレスのダイナミックメモリセル行
    の情報を前記センスアンプ回路行によりセルフリフレッ
    シュするようにしたことを特徴とする半導体メモリ。
  6. 【請求項６】特許請求の範囲第４項または第５項に記載
    の半導体メモリにおいて、前記スタティックメモリセル
    の情報のリードおよび／又はライト動作をおこなってい
    る間は、前記転送ゲート手段で前記スタティックメモリ
    セルと前記ビット線を遮断していることを特徴とする半
    導体メモリ。
  7. 【請求項７】情報を記憶するダイナミックメモリセルを
    行方向と列方向にマトリクス配列したダイナミックメモ
    リセルアレイと、前記ダイナミックメモリセルアレイ中
    のダイナミックメモリセルを行方向に共通接続したワー
    ド線と、前記ダイナミックメモリセルアレイ中のダイナ
    ミックメモリセルを列方向に共通接続したビット線と、
    前記ビット線を対にして、この対にしたビット線間の電
    位差をセンス増幅する複数のセンスアンプ回路からなる
    センスアンプ回路とを備えた半導体メモリにおいて、 前記ダイナミックメモリセルアレイ中の行方向のダイナ
    ミックメモリセルに対応した１行からなるスタティック
    メモリセルからなるスタティックメモリセル行と、この
    スタティックメモリセル行中のスタティックメモリセル
    とその対応する前記ビット線との間で情報を伝達する転
    送ゲート手段と、所望の行アドレスのダイナミックメモ
    リセルからなるダイナミックメモリセル行のワード線を
    選択する行選択手段と、前記スタティックメモリセル行
    中の所望の列アドレスのスタティックメモリセルを選択
    して前記スタティックメモリセルとデータ線の間で情報
    を伝達する列選択手段とを備え、 前記行選択手段により選択されたワード線に共通接続さ
    れた前記ダイナミックメモリセル行の情報を、前記転送
    ゲート手段により前記スタティックメモリセル行に転送
    し、前記列選択手段で選択されたデータ線を介して、所
    望の列アドレスのスタティックメモリセルの情報のリー
    ド動作をするようにしたことを特徴とする半導体メモ
    リ。
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