JPH04256016A - ２の補数の乗算器を無符号数の乗算を行うように修正する方法および装置 - Google Patents
２の補数の乗算器を無符号数の乗算を行うように修正する方法および装置Info
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- JPH04256016A JPH04256016A JP3236934A JP23693491A JPH04256016A JP H04256016 A JPH04256016 A JP H04256016A JP 3236934 A JP3236934 A JP 3236934A JP 23693491 A JP23693491 A JP 23693491A JP H04256016 A JPH04256016 A JP H04256016A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、２の補数の乗算または
無符号数の乗算を行う集積回路に関し、更に詳細には、
２の補数の乗算器を無符号数の乗算をも行うように修正
する方法および装置に関する。
無符号数の乗算を行う集積回路に関し、更に詳細には、
２の補数の乗算器を無符号数の乗算をも行うように修正
する方法および装置に関する。
【０００２】
【従来の技術】集積回路（ＩＣ）の技術を用いて論理を
行うとき、回路の末端利用では特定の速度および大きさ
が要求されることが非常に多い。したがって、必要な速
度条件を達成しながらシリコン領域を効率よく使用する
方法が必要である。したがって、同じＩＣに２の補数の
乗算器と無符号数の乗算器とを二つ共備えるのではなく
、更に効率の良い解決法は、どちらの様式でも動作する
ことができる乗算器を備えることである。このような解
決法は、必要なシリコン領域が２つの乗算器に対して個
別に必要な全体領域より小さく、且つもし存在すれば、
速度の減少が受容可能な制限内にある場合に限り望まし
い。
行うとき、回路の末端利用では特定の速度および大きさ
が要求されることが非常に多い。したがって、必要な速
度条件を達成しながらシリコン領域を効率よく使用する
方法が必要である。したがって、同じＩＣに２の補数の
乗算器と無符号数の乗算器とを二つ共備えるのではなく
、更に効率の良い解決法は、どちらの様式でも動作する
ことができる乗算器を備えることである。このような解
決法は、必要なシリコン領域が２つの乗算器に対して個
別に必要な全体領域より小さく、且つもし存在すれば、
速度の減少が受容可能な制限内にある場合に限り望まし
い。
【０００３】２の補数の演算と無符号数の演算とを共に
必要とする用途には、ビデオ信号の処理がある。ビデオ
信号の輝度成分は、無符号数の様式で表されているが、
クロミナンス成分は２の補数の様式で表わされているの
で、二つの様式が必要である。
必要とする用途には、ビデオ信号の処理がある。ビデオ
信号の輝度成分は、無符号数の様式で表されているが、
クロミナンス成分は２の補数の様式で表わされているの
で、二つの様式が必要である。
【０００４】２の補数の乗算器と無符号数の乗算器の両
者を実現する従来の方法は、必要以上に大きい乗算器を
使用することである。したがって、８ビットの用途には
９ビットの乗算器を使用することになり、これにより８
ビットの２の補数の演算と８ビットの無符号数の演算と
を共に行うことができる。しかし、大きい乗算器を使用
することは、演算の速度および集積回路で実現するのに
必要なシリコン領域の量にかなりな悪影響を与える。
者を実現する従来の方法は、必要以上に大きい乗算器を
使用することである。したがって、８ビットの用途には
９ビットの乗算器を使用することになり、これにより８
ビットの２の補数の演算と８ビットの無符号数の演算と
を共に行うことができる。しかし、大きい乗算器を使用
することは、演算の速度および集積回路で実現するのに
必要なシリコン領域の量にかなりな悪影響を与える。
【０００５】
【発明が解決しようとする課題】したがって、速度損失
がほとんどまたは全く無くしかもシリコン領域の増大が
可能な限り少ない、２の補数の様式と無符号様式との双
方の乗算を集積回路で実現される乗算器を提供すること
である。
がほとんどまたは全く無くしかもシリコン領域の増大が
可能な限り少ない、２の補数の様式と無符号様式との双
方の乗算を集積回路で実現される乗算器を提供すること
である。
【課題を解決するための手段】本発明によれば、伝統的
な２の補数の乗算器を、２の補数の様式および無符号数
の様式の双方を選択的に動作させることができる回路と
結合させたものである。この回路は速度の有意の損失が
無く且つ集積回路の面積が増大することもない。ｎビッ
トおよびｍビットの信号および積信号ｎ＋ｍビット（ｎ
がｍより大）の信号について、乗数の積の信号の低次の
ｍビットは、様式に関係なく同じであることがわかって
いる。２の補数の積に対する積信号の高次ｎビットは、
一方または双方の被乗数の最上位ビットが「１」（たと
えば、２の補数の様式によれば負数と考えられる）を備
えている場合に限り、無符号数の積の高次ｎビットと異
なることもわかっている。したがって、２の補数の積は
、被乗数のいずれか一方または双方の最上位ビットが「
１」である場合に限り無符号数の積になるように修正さ
れる。
な２の補数の乗算器を、２の補数の様式および無符号数
の様式の双方を選択的に動作させることができる回路と
結合させたものである。この回路は速度の有意の損失が
無く且つ集積回路の面積が増大することもない。ｎビッ
トおよびｍビットの信号および積信号ｎ＋ｍビット（ｎ
がｍより大）の信号について、乗数の積の信号の低次の
ｍビットは、様式に関係なく同じであることがわかって
いる。２の補数の積に対する積信号の高次ｎビットは、
一方または双方の被乗数の最上位ビットが「１」（たと
えば、２の補数の様式によれば負数と考えられる）を備
えている場合に限り、無符号数の積の高次ｎビットと異
なることもわかっている。したがって、２の補数の積は
、被乗数のいずれか一方または双方の最上位ビットが「
１」である場合に限り無符号数の積になるように修正さ
れる。
【０００６】本発明の一つの特徴によれば、二つの被乗
数の一方の最上位ビットが「１」であれば、二つの被乗
数の他方の残りのビットを２の補数の積の高次ｎビット
に加えて、無符号数の積の高次ｎビットを得ることがで
きる。同様に、二つの被乗数の各一方の最上位ビットが
「１」であれば、二つの被乗数の各一方の残りのビット
を２の補数の積の高次ｎビットに加えて、無符号数の積
の高次ｎビットを得ることができる。このような関係は
、変化する被乗数のビットの大きさに適用される。
数の一方の最上位ビットが「１」であれば、二つの被乗
数の他方の残りのビットを２の補数の積の高次ｎビット
に加えて、無符号数の積の高次ｎビットを得ることがで
きる。同様に、二つの被乗数の各一方の最上位ビットが
「１」であれば、二つの被乗数の各一方の残りのビット
を２の補数の積の高次ｎビットに加えて、無符号数の積
の高次ｎビットを得ることができる。このような関係は
、変化する被乗数のビットの大きさに適用される。
【０００７】本発明の他の特徴によれば、得られる複合
乗算器は、両様式を行うように修正された伝統的な２の
補数の乗算器のものに対して同じ最小クロックサイクル
で動作することができる。
乗算器は、両様式を行うように修正された伝統的な２の
補数の乗算器のものに対して同じ最小クロックサイクル
で動作することができる。
【０００８】本発明の他の特徴によれば、伝統的な２の
補数の乗算器に付加される回路は、より大きな２の補数
の乗算器を使用することにより必要となる付加シリコン
領域と比べて小さい付加領域しか生じない、あまり複雑
にならないものである。
補数の乗算器に付加される回路は、より大きな２の補数
の乗算器を使用することにより必要となる付加シリコン
領域と比べて小さい付加領域しか生じない、あまり複雑
にならないものである。
【０００９】
【実施例】本発明の特定の実施例によれば、２の補数の
乗算器が別の回路と組み合わされて、２の補数の乗算か
または無符号数の乗算かのいずれかを選択的に行うこと
ができる。
乗算器が別の回路と組み合わされて、２の補数の乗算か
または無符号数の乗算かのいずれかを選択的に行うこと
ができる。
【００１０】従来の２の補数の乗算器
図１を参照すると、Ｂｏｏｔｈアルゴリズムに従って構
成された伝統的な８ビット×８ビット乗算器１０が示さ
れている。乗算器１０は、数段の加算器を備えている。 最後の段の加算器１２は、前の段、特に標準のライブラ
リ要素に基づいているＭＵＬＴ８回路１４とは離して示
してある。乗算器１０は、９ビット・パイプラインレジ
スタ１８および１６ビット・パイプラインレジスタ１６
をも備えている。
成された伝統的な８ビット×８ビット乗算器１０が示さ
れている。乗算器１０は、数段の加算器を備えている。 最後の段の加算器１２は、前の段、特に標準のライブラ
リ要素に基づいているＭＵＬＴ８回路１４とは離して示
してある。乗算器１０は、９ビット・パイプラインレジ
スタ１８および１６ビット・パイプラインレジスタ１６
をも備えている。
【００１１】動作にあたっては、二つの８ビット被乗数
が、それぞれの８ビット・ディジタル信号ＡおよびＢと
してＭＵＬＴ８回路１４に入力される。信号は、ＭＵＬ
Ｔ８回路１４により形成される数段の加算器を通してＢ
ｏｏｔｈアルゴリズムに従って乗算される。動作の速度
を上げるには、最後の段の加算器１２の前にパイプライ
ンレジスタ１６，１８を使用する。ＭＵＬＴ８回路１４
の内部の前の段から得られた１６ビットの和信号ＳＵＭ
と９ビットのけた上げ信号ＣＡＲＲＹとはそれぞれパイ
プラインレジスタ１６，１８に入力される。これらレジ
スタ１６，１８は、反転クロック信号を受け取り、中間
クロックサイクルを乗算プロセスに導入して全体の演算
時間の速さを上げる。その結果、けた上げ信号および和
信号は１６ビット加算器１２にパイプライン化され、加
算器１２は、１６ビットの積信号Ｐおよびけた上げ信号
ＣＡＲＲＹ＿０を発生する。
が、それぞれの８ビット・ディジタル信号ＡおよびＢと
してＭＵＬＴ８回路１４に入力される。信号は、ＭＵＬ
Ｔ８回路１４により形成される数段の加算器を通してＢ
ｏｏｔｈアルゴリズムに従って乗算される。動作の速度
を上げるには、最後の段の加算器１２の前にパイプライ
ンレジスタ１６，１８を使用する。ＭＵＬＴ８回路１４
の内部の前の段から得られた１６ビットの和信号ＳＵＭ
と９ビットのけた上げ信号ＣＡＲＲＹとはそれぞれパイ
プラインレジスタ１６，１８に入力される。これらレジ
スタ１６，１８は、反転クロック信号を受け取り、中間
クロックサイクルを乗算プロセスに導入して全体の演算
時間の速さを上げる。その結果、けた上げ信号および和
信号は１６ビット加算器１２にパイプライン化され、加
算器１２は、１６ビットの積信号Ｐおよびけた上げ信号
ＣＡＲＲＹ＿０を発生する。
【００１２】乗算器１０が乗算を行う典型的な演算時間
は、ＭＵＬＴ８回路の動作速度の２０ナノ秒（ｎｓ）の
最小クロックサイクルで達成される。最初のクロックサ
イクル中に、ＭＵＬＴ８回路の動作が発生するが、第２
のクロックサイクルの最初の３ないし４ｎｓの間に、加
算器１２の動作が発生する。
は、ＭＵＬＴ８回路の動作速度の２０ナノ秒（ｎｓ）の
最小クロックサイクルで達成される。最初のクロックサ
イクル中に、ＭＵＬＴ８回路の動作が発生するが、第２
のクロックサイクルの最初の３ないし４ｎｓの間に、加
算器１２の動作が発生する。
【００１３】２の補数と無符号数との比較１６ビットの
積出力を有する８ビット×８ビットの２の補数の乗算器
に対する入力範囲および出力範囲を下記に示す。
積出力を有する８ビット×８ビットの２の補数の乗算器
に対する入力範囲および出力範囲を下記に示す。
【００１４】
２ の 補
数ＡおよびＢの入力範囲 １０進数 １６進
数 ２進数
＋１２７ ７Ｆ
０１１１１１１１
： ：
：
：
： ：
０ ０
０ ００００００００
−１
ＦＦ １１１１１１
１１ ：
：
： ：
：
： −１２８
８０ １０００
００００１６ビット積Ｐに対する出力範囲 １０進数 １６進
数 ２進数
＋１６，３８４ ４０００
０１００００００００００００００
： ：
：
： ：
：
０ ００００
０００００００００００００００
０ −１
ＦＦＦＦ １１１１１１１１１１１
１１１１１ ：
：
： ：
：
： −１６，２５６
Ｃ０８０ １１００００００００
００００００
数ＡおよびＢの入力範囲 １０進数 １６進
数 ２進数
＋１２７ ７Ｆ
０１１１１１１１
： ：
：
：
： ：
０ ０
０ ００００００００
−１
ＦＦ １１１１１１
１１ ：
：
： ：
：
： −１２８
８０ １０００
００００１６ビット積Ｐに対する出力範囲 １０進数 １６進
数 ２進数
＋１６，３８４ ４０００
０１００００００００００００００
： ：
：
： ：
：
０ ００００
０００００００００００００００
０ −１
ＦＦＦＦ １１１１１１１１１１１
１１１１１ ：
：
： ：
：
： −１６，２５６
Ｃ０８０ １１００００００００
００００００
【００１５】１６ビットの積出力を有する
無符号数８ビット乗算器に対する入力範囲および出力範
囲を下記に示す。
無符号数８ビット乗算器に対する入力範囲および出力範
囲を下記に示す。
【００１６】
無 符 号
数入力範囲 １０進数 １６進
数 ２進数
２５５ ＦＦ
１１１１１１１１
：
： ：
：
： ：
１２８ ８０
１０００００００
１２７ ７
Ｆ ０１１１１１１１
：
：
： ：
：
： ０
００ ０００
０００００出力範囲 １０進数 １６進
数 ２進数
６５，０２５ ＦＥ０１
１１１１１１１００００００００１
：
： ：
：
：
： ０
００００ ００００００００００
００００００
数入力範囲 １０進数 １６進
数 ２進数
２５５ ＦＦ
１１１１１１１１
：
： ：
：
： ：
１２８ ８０
１０００００００
１２７ ７
Ｆ ０１１１１１１１
：
：
： ：
：
： ０
００ ０００
０００００出力範囲 １０進数 １６進
数 ２進数
６５，０２５ ＦＥ０１
１１１１１１１００００００００１
：
： ：
：
：
： ０
００００ ００００００００００
００００００
【００１７】２の補数の演算および無符号
数演算の様式を比較すると、０と１２７（１０進数）と
の間の被乗数は、いずれの様式によっても同一に扱われ
るが、無符号数様式による１２８から２５５までの被乗
数は、２の補数の様式による−１２８から−１までの被
乗数を表わす。したがって、２の補数から無符号数に変
換するには、数１２８から２５６（無符号）だけ（すな
わち、最上位ビットが「１」の２進数だけ）を考えれば
よい。
数演算の様式を比較すると、０と１２７（１０進数）と
の間の被乗数は、いずれの様式によっても同一に扱われ
るが、無符号数様式による１２８から２５５までの被乗
数は、２の補数の様式による−１２８から−１までの被
乗数を表わす。したがって、２の補数から無符号数に変
換するには、数１２８から２５６（無符号）だけ（すな
わち、最上位ビットが「１」の２進数だけ）を考えれば
よい。
【００１８】それぞれ２の補数の様式および無符号数の
様式に従って同じ２進ビットパターンから発生される種
々の積を比較することにより、８ビット乗算器の実施例
では、１６ビットの積の低次８ビットが各様式について
同じであることが明らかになる。しかし、同じ場合に高
次８ビットは異なっている。したがって、２の補数の様
式かまたは無符号数様式かのいずれを選択したかに従っ
て高次の８ビットを規定する装置および方法が必要であ
る。
様式に従って同じ２進ビットパターンから発生される種
々の積を比較することにより、８ビット乗算器の実施例
では、１６ビットの積の低次８ビットが各様式について
同じであることが明らかになる。しかし、同じ場合に高
次８ビットは異なっている。したがって、２の補数の様
式かまたは無符号数様式かのいずれを選択したかに従っ
て高次の８ビットを規定する装置および方法が必要であ
る。
【００１９】このような関係は、大きさが変わる乗算器
（すなわち、１６×１６、４×８、１０×１０）に対し
て発生することがわかっている。被乗数信号が等しくな
い乗算器では、大きい方のビットの大きさ（すなわち、
４×８、次いで８ビットに対し）が、無符号数の積で変
化する最上位ビットの数を規定する。したがって、ｎが
ｍ以上であるとき、ｎ×ｍ乗算器に対し、２の補数の積
で発生する最上位ｎビットは、無符号数の積を規定する
ように修正する必要がある。
（すなわち、１６×１６、４×８、１０×１０）に対し
て発生することがわかっている。被乗数信号が等しくな
い乗算器では、大きい方のビットの大きさ（すなわち、
４×８、次いで８ビットに対し）が、無符号数の積で変
化する最上位ビットの数を規定する。したがって、ｎが
ｍ以上であるとき、ｎ×ｍ乗算器に対し、２の補数の積
で発生する最上位ｎビットは、無符号数の積を規定する
ように修正する必要がある。
【００２０】２の補数および無符号数の乗算での高次ｎ
ビットは、一方または双方の被乗数の最上位ビットが「
１」（たとえば、２の補数の様式に従って負数と考えら
れる）である場合に限り、変化することがわかっている
。したがって、２の補数の積は、一方または双方の被乗
数の最上位ビットが「１」である場合に限り、無符号数
の積になるように修正される。二つの被乗数の一方の最
上位ビットが「１」であれば、二つの被乗数の他方の残
りのビット（すなわち、７つの最下位ビット）を２の補
数の積の高次ｎビットに加えて無符号数の積の高次ｎビ
ットを得ることができる。同様に、二つの被乗数の各一
方が最上位ビット「１」を備えていれば、二つの被乗数
の各一方の残りのビット（すなわち、７つの最下位ビッ
ト）を２の補数の積の高次ｎビットに加えて無符号数の
積の高次ｎビットを得ることができる。
ビットは、一方または双方の被乗数の最上位ビットが「
１」（たとえば、２の補数の様式に従って負数と考えら
れる）である場合に限り、変化することがわかっている
。したがって、２の補数の積は、一方または双方の被乗
数の最上位ビットが「１」である場合に限り、無符号数
の積になるように修正される。二つの被乗数の一方の最
上位ビットが「１」であれば、二つの被乗数の他方の残
りのビット（すなわち、７つの最下位ビット）を２の補
数の積の高次ｎビットに加えて無符号数の積の高次ｎビ
ットを得ることができる。同様に、二つの被乗数の各一
方が最上位ビット「１」を備えていれば、二つの被乗数
の各一方の残りのビット（すなわち、７つの最下位ビッ
ト）を２の補数の積の高次ｎビットに加えて無符号数の
積の高次ｎビットを得ることができる。
【００２１】２の補数演算と無符号数の演算とを行う修
正乗算器 図２を参照すると、図１の２の補数の乗算器１０が別の
回路３０と組み合わされて本発明の特定の実施例による
修正乗算器２８を形成するように示されている。乗算器
２８は、２の補数または無符号数のいずれかの様式で選
択的に動作することができる。二つの被乗数信号Ａおよ
びＢは、様式選択信号と共に、乗算器２８に入力される
。本発明によれば、選択信号の状態「０」は２の補数の
様式に対応し、選択信号の状態「１」は無符号数の様式
に対応する。信号ＡおよびＢの積が得られ、積信号Ｐ′
として出力される。
正乗算器 図２を参照すると、図１の２の補数の乗算器１０が別の
回路３０と組み合わされて本発明の特定の実施例による
修正乗算器２８を形成するように示されている。乗算器
２８は、２の補数または無符号数のいずれかの様式で選
択的に動作することができる。二つの被乗数信号Ａおよ
びＢは、様式選択信号と共に、乗算器２８に入力される
。本発明によれば、選択信号の状態「０」は２の補数の
様式に対応し、選択信号の状態「１」は無符号数の様式
に対応する。信号ＡおよびＢの積が得られ、積信号Ｐ′
として出力される。
【００２２】乗算器２８の２の補数乗算器部分１０は、
図１に関して上に説明したように動作し、被乗数信号Ａ
およびＢを受け取って、２の補数の積の信号Ｐを得る。 積信号Ｐの高次バイトは、付加回路３０に入力され、そ
こで、様式選択信号５２の状態および二つの被乗数信号
の各々の最上位ビットにより、修正されるかそのままに
される。
図１に関して上に説明したように動作し、被乗数信号Ａ
およびＢを受け取って、２の補数の積の信号Ｐを得る。 積信号Ｐの高次バイトは、付加回路３０に入力され、そ
こで、様式選択信号５２の状態および二つの被乗数信号
の各々の最上位ビットにより、修正されるかそのままに
される。
【００２３】付加回路３０は、ＡＮＤゲート３２、３４
、３６、３８、７ビット加算器４０、パイプラインレジ
スタ４２、５０、８ビット加算器４４、および排他的Ｏ
Ｒゲート４６、４８を備えている。ＡＮＤゲート３２、
３４、３６、３８は、２の補数の積の信号Ｐの高次バイ
トを修正する必要があるか否かを決定する論理を行う。 ＡＮＤゲート３２、３４には各々二つの入力がある。Ａ
ＮＤゲート３２、３４の各々の一方の入力には選択信号
が入力される。他方の入力には被乗数信号ＡおよびＢの
最上位ビットをそれぞれに入力させる。すなわち、ＡＮ
Ｄゲート３２の第２の入力は、被乗数信号Ａの最上位ビ
ットであり、ＡＮＤゲート３４の第２の入力は、被乗数
信号Ｂの最上位ビットである。
、３６、３８、７ビット加算器４０、パイプラインレジ
スタ４２、５０、８ビット加算器４４、および排他的Ｏ
Ｒゲート４６、４８を備えている。ＡＮＤゲート３２、
３４、３６、３８は、２の補数の積の信号Ｐの高次バイ
トを修正する必要があるか否かを決定する論理を行う。 ＡＮＤゲート３２、３４には各々二つの入力がある。Ａ
ＮＤゲート３２、３４の各々の一方の入力には選択信号
が入力される。他方の入力には被乗数信号ＡおよびＢの
最上位ビットをそれぞれに入力させる。すなわち、ＡＮ
Ｄゲート３２の第２の入力は、被乗数信号Ａの最上位ビ
ットであり、ＡＮＤゲート３４の第２の入力は、被乗数
信号Ｂの最上位ビットである。
【００２４】選択信号が低レベルであれば、２の補数の
様式が選択され、積信号の修正は不要である。その結果
、各ＡＮＤゲート３２、３４の出力は、低レベルであり
、２の補数の積の信号Ｐの高次バイトに関するすべての
動作が不能になる。
様式が選択され、積信号の修正は不要である。その結果
、各ＡＮＤゲート３２、３４の出力は、低レベルであり
、２の補数の積の信号Ｐの高次バイトに関するすべての
動作が不能になる。
【００２５】積信号Ｐの高次バイトに関する動作が必要
になるのは、選択信号が高レベル（たとえば、無符号数
の様式が選択されている）であり且つ信号ＡおよびＢの
いずれかまたは双方の最高位ビットが「１」であるとき
である。その結果、そのような場合にのみＡＮＤゲート
３２、３４のいずれかまたは双方の出力が高レベルにな
る。
になるのは、選択信号が高レベル（たとえば、無符号数
の様式が選択されている）であり且つ信号ＡおよびＢの
いずれかまたは双方の最高位ビットが「１」であるとき
である。その結果、そのような場合にのみＡＮＤゲート
３２、３４のいずれかまたは双方の出力が高レベルにな
る。
【００２６】ＡＮＤゲートの次の段、すなわち、ゲート
３６、３８は、被乗数信号の低次７ビットを、このＡＮ
Ｄゲート３６、３８に結合されているＡＮＤゲート３２
、３４のそれぞれの出力がアクティブであるとき、加算
器４０に伝える。ＡＮＤゲート３６は７個の独立したＡ
ＮＤゲートからなり各々が一方の入力にＡＮＤゲート３
２（これは被乗数信号ＡのＭＳＢ）の出力を受け、他方
の入力に被乗数信号Ｂの７個の最下位ビットのそれぞれ
の一つを受け取る。同様に、７個のＡＮＤゲート３８が
存在し、各々がＡＮＤゲート３４（これは被乗数信号Ｂ
のＭＳＢを入力）の出力を一方の入力に受け、他方の入
力に被乗数信号Ｂの７個の最下位ビットのそれぞれの一
つを受け取る。
３６、３８は、被乗数信号の低次７ビットを、このＡＮ
Ｄゲート３６、３８に結合されているＡＮＤゲート３２
、３４のそれぞれの出力がアクティブであるとき、加算
器４０に伝える。ＡＮＤゲート３６は７個の独立したＡ
ＮＤゲートからなり各々が一方の入力にＡＮＤゲート３
２（これは被乗数信号ＡのＭＳＢ）の出力を受け、他方
の入力に被乗数信号Ｂの７個の最下位ビットのそれぞれ
の一つを受け取る。同様に、７個のＡＮＤゲート３８が
存在し、各々がＡＮＤゲート３４（これは被乗数信号Ｂ
のＭＳＢを入力）の出力を一方の入力に受け、他方の入
力に被乗数信号Ｂの７個の最下位ビットのそれぞれの一
つを受け取る。
【００２７】ＡＮＤゲート３２の出力がアクティブであ
ると、被乗数信号Ｂの非最上位ビットがそれぞれのＡＮ
Ｄゲート３６の出力として７ビット加算器４０に入力さ
れる。同様に、ＡＮＤゲート３４の出力がアクティブで
あると、被乗数信号Ｂの非最上位ビットがそれぞれのＡ
ＮＤゲート３８の出力として７ビット加算器４０に入力
される。それ故、無符号数の演算について、被乗数信号
Ｂの非最上位ビットが、被乗数信号Ａの最上位ビットが
「１」であるとき、加算器４０に入力される。同様に、
被乗数信号Ｂの最上位ビットが「１」であるとき、被乗
数信号Ａの非最上位ビットが加算器４０に入力される。
ると、被乗数信号Ｂの非最上位ビットがそれぞれのＡＮ
Ｄゲート３６の出力として７ビット加算器４０に入力さ
れる。同様に、ＡＮＤゲート３４の出力がアクティブで
あると、被乗数信号Ｂの非最上位ビットがそれぞれのＡ
ＮＤゲート３８の出力として７ビット加算器４０に入力
される。それ故、無符号数の演算について、被乗数信号
Ｂの非最上位ビットが、被乗数信号Ａの最上位ビットが
「１」であるとき、加算器４０に入力される。同様に、
被乗数信号Ｂの最上位ビットが「１」であるとき、被乗
数信号Ａの非最上位ビットが加算器４０に入力される。
【００２８】加算器４０で得られる和は、けた上げ（あ
れば）と共にレジスタ４２に入力され、ここで８ビット
加算器４４に運ばれる。パイプラインレジスタ４２は、
パイプラインレジスタ１６、１８と同様の機能を行う。 したがって、パイプラインレジスタ４２は、中間クロッ
クサイクルに入って回路３０の動作の速度を上げる。８
ビット１００加算器４４に伝えられた加算器４０からの
和は、加算器４４で２の補数の積の信号Ｐの高次バイト
と組み合わされて、最終出力積信号Ｐ′の高次バイトと
なる。
れば）と共にレジスタ４２に入力され、ここで８ビット
加算器４４に運ばれる。パイプラインレジスタ４２は、
パイプラインレジスタ１６、１８と同様の機能を行う。 したがって、パイプラインレジスタ４２は、中間クロッ
クサイクルに入って回路３０の動作の速度を上げる。８
ビット１００加算器４４に伝えられた加算器４０からの
和は、加算器４４で２の補数の積の信号Ｐの高次バイト
と組み合わされて、最終出力積信号Ｐ′の高次バイトと
なる。
【００２９】２の補数の動作中、加算器４４に伝えられ
た加算器４０からの出力は積信号Ｐの高次バイトを修正
しないよう０である。このような場合には、信号Ｐ′は
信号Ｐに等しい。無符号数動作中、加算器４４に伝えら
れた加算器４０からの出力は、積信号Ｐの高次バイトを
修正しないよう非０である。このような場合には、信号
Ｐ′は２の補数の積の信号Ｐに等しくないが、その代わ
り無符号数の積に対応する修正信号である。
た加算器４０からの出力は積信号Ｐの高次バイトを修正
しないよう０である。このような場合には、信号Ｐ′は
信号Ｐに等しい。無符号数動作中、加算器４４に伝えら
れた加算器４０からの出力は、積信号Ｐの高次バイトを
修正しないよう非０である。このような場合には、信号
Ｐ′は２の補数の積の信号Ｐに等しくないが、その代わ
り無符号数の積に対応する修正信号である。
【００３０】所定の様式に対して正確な、修正乗算器２
８に対するけた上げ信号を得るには、排他的ＯＲゲート
４６、４８および１ビット・パイプラインレジスタ５０
を回路３０に備える。２の補数の乗算器１０に対するけ
た上げ信号の機能は、積の極性（たとえば、正数である
か負数であるか）を見分けることである。したがって、
１６ビット加算器１２からのけた上げ出力は、２の補数
の演算中、乗算器２８のけた上げ信号（たとえば、ＣＡ
ＲＲＹ＿ＯＵＴ）として通過する。
８に対するけた上げ信号を得るには、排他的ＯＲゲート
４６、４８および１ビット・パイプラインレジスタ５０
を回路３０に備える。２の補数の乗算器１０に対するけ
た上げ信号の機能は、積の極性（たとえば、正数である
か負数であるか）を見分けることである。したがって、
１６ビット加算器１２からのけた上げ出力は、２の補数
の演算中、乗算器２８のけた上げ信号（たとえば、ＣＡ
ＲＲＹ＿ＯＵＴ）として通過する。
【００３１】１６ビット加算器１２のけた上げ信号をＣ
ＡＲＲＹ＿ＯＵＴ信号として通すには、１ビット・パイ
プラインレジスタ５０からの排他的ＯＲゲート４８への
入力が、２の補数の演算中、「０」（不活性）でなけれ
ばならない。２の補数の様式を選択したとき、ＡＮＤゲ
ート３２、３４の出力が「０」になると、排他的ＯＲゲ
ート４６への入力が「０」になる。その結果、レジスタ
５０の入力および出力が０になって排他的ＯＲゲート４
８の入力が「０」になる。その結果、排他的ＯＲゲート
４８の出力状態は、１６ビット加算器１２からのけた上
げ信号出力の状態によって規定される。
ＡＲＲＹ＿ＯＵＴ信号として通すには、１ビット・パイ
プラインレジスタ５０からの排他的ＯＲゲート４８への
入力が、２の補数の演算中、「０」（不活性）でなけれ
ばならない。２の補数の様式を選択したとき、ＡＮＤゲ
ート３２、３４の出力が「０」になると、排他的ＯＲゲ
ート４６への入力が「０」になる。その結果、レジスタ
５０の入力および出力が０になって排他的ＯＲゲート４
８の入力が「０」になる。その結果、排他的ＯＲゲート
４８の出力状態は、１６ビット加算器１２からのけた上
げ信号出力の状態によって規定される。
【００３２】図２の特定の実施例によるＣＡＲＲＹ＿Ｏ
ＵＴ信号も無符号数の演算に対する積の極性を規定する
働きをする。したがって、無符号数の演算に対するＣＡ
ＲＲＹ＿ＯＵＴ信号は常に非０積に対する正数の数を反
映している。したがって、ＣＡＲＲＹ＿ＯＵＴ信号は、
無符号数様式を選択したとき修正されなければならない
ことがある。
ＵＴ信号も無符号数の演算に対する積の極性を規定する
働きをする。したがって、無符号数の演算に対するＣＡ
ＲＲＹ＿ＯＵＴ信号は常に非０積に対する正数の数を反
映している。したがって、ＣＡＲＲＹ＿ＯＵＴ信号は、
無符号数様式を選択したとき修正されなければならない
ことがある。
【００３３】無符号数様式を選択すると、二つの被乗数
信号ＡおよびＢの各一方の最上位ビットは排他的ＯＲゲ
ート４６へのそれぞれ入力の状態に対応する。それぞれ
の最上位ビットが共に「０」であると、排他的ＯＲゲー
ト４６の出力は０であり、レジスタ５０の出力は「０」
である。したがって、排他的ＯＲゲート４８への一つの
入力は「０」である。このような被乗数信号については
、乗算器１０の部分は、二つの被乗数の各一方を正数と
考え、正の積を意味する極性を発生する。その結果、１
６ビット加算器１２のけた上げ出力は「０」（たとえば
、正）である。したがって、排他的ＯＲゲート４８への
入力は共に「０」であり、ＣＡＲＲＹ＿ＯＵＴ信号が「
０」（たとえば、正）になる。
信号ＡおよびＢの各一方の最上位ビットは排他的ＯＲゲ
ート４６へのそれぞれ入力の状態に対応する。それぞれ
の最上位ビットが共に「０」であると、排他的ＯＲゲー
ト４６の出力は０であり、レジスタ５０の出力は「０」
である。したがって、排他的ＯＲゲート４８への一つの
入力は「０」である。このような被乗数信号については
、乗算器１０の部分は、二つの被乗数の各一方を正数と
考え、正の積を意味する極性を発生する。その結果、１
６ビット加算器１２のけた上げ出力は「０」（たとえば
、正）である。したがって、排他的ＯＲゲート４８への
入力は共に「０」であり、ＣＡＲＲＹ＿ＯＵＴ信号が「
０」（たとえば、正）になる。
【００３４】二つの被乗数信号ＡおよびＢの各一方の最
上位ビットの状態が「１」であると、排他的ＯＲゲート
４６の入力の状態も共に「１」である。その結果、排他
的ＯＲゲート４６およびレジスタ５０の出力が共に「０
」になる。したがって、排他的ＯＲゲート４８の一つの
出力は「０」である。このような被乗数信号に対しては
、乗算器１０の部分は、二つの被乗数の各一方を負数と
考え、正の積を意味する極性を生ずる。その結果、１６
ビット加算器１２のけた上げ出力が「０」（たとえば、
正）になる。したがって、排他的ＯＲゲート４８への入
力は共に「０」になり、ＣＡＲＲＹ＿ＯＵＴ信号が「０
」（たとえば、正）になる。
上位ビットの状態が「１」であると、排他的ＯＲゲート
４６の入力の状態も共に「１」である。その結果、排他
的ＯＲゲート４６およびレジスタ５０の出力が共に「０
」になる。したがって、排他的ＯＲゲート４８の一つの
出力は「０」である。このような被乗数信号に対しては
、乗算器１０の部分は、二つの被乗数の各一方を負数と
考え、正の積を意味する極性を生ずる。その結果、１６
ビット加算器１２のけた上げ出力が「０」（たとえば、
正）になる。したがって、排他的ＯＲゲート４８への入
力は共に「０」になり、ＣＡＲＲＹ＿ＯＵＴ信号が「０
」（たとえば、正）になる。
【００３５】二つの被乗数信号ＡおよびＢの各一方の最
上位ビットの状態が反対（たとえば、一方のビットが「
１」であるが、他方のビットは「０」である）であると
きは、排他的ＯＲゲート４６への一つの入力の状態は「
１」であるが、他の入力の状態は「０」である。その結
果、排他的ＯＲゲート４６およびレジスタ５０の出力は
「１」である。したがって、排他的ＯＲゲート４８への
一つの入力は「１」である。このような被乗数信号に対
しては、乗算器１０の部分は、被乗数の一方を負数、他
方を正数と考え、負の積を意味する極性を発生する。 その結果、１６ビット加算器１２のけた上げ出力は「１
」（たとえば、負）である。したがって、排他的ＯＲゲ
ート４８への二つの入力は「１」であり、ＣＡＲＲＹ＿
ＯＵＴ信号が「０」（たとえば、正）になる。したがっ
て、無符号数の様式を選択するすべての場合において排
他的ＯＲゲート４８の出力は「０」であって、正の積を
示す。
上位ビットの状態が反対（たとえば、一方のビットが「
１」であるが、他方のビットは「０」である）であると
きは、排他的ＯＲゲート４６への一つの入力の状態は「
１」であるが、他の入力の状態は「０」である。その結
果、排他的ＯＲゲート４６およびレジスタ５０の出力は
「１」である。したがって、排他的ＯＲゲート４８への
一つの入力は「１」である。このような被乗数信号に対
しては、乗算器１０の部分は、被乗数の一方を負数、他
方を正数と考え、負の積を意味する極性を発生する。 その結果、１６ビット加算器１２のけた上げ出力は「１
」（たとえば、負）である。したがって、排他的ＯＲゲ
ート４８への二つの入力は「１」であり、ＣＡＲＲＹ＿
ＯＵＴ信号が「０」（たとえば、正）になる。したがっ
て、無符号数の様式を選択するすべての場合において排
他的ＯＲゲート４８の出力は「０」であって、正の積を
示す。
【００３６】相対的性能
本発明による乗算器２８の相対的性能を、速度と集積回
路のシリコン領域に関して説明する。速度に関しては、
乗算器２８は、２の補数の部分１０のみと同じ最小２０
ｎｓのクロックサイクルで動作することができる。乗算
器１０と同じ設計の９ビット乗算器に対する約２４ｎｓ
の最小クロックサイクルに対して、修正乗算器２８は、
一層高速で、一層有効な解を発生する。
路のシリコン領域に関して説明する。速度に関しては、
乗算器２８は、２の補数の部分１０のみと同じ最小２０
ｎｓのクロックサイクルで動作することができる。乗算
器１０と同じ設計の９ビット乗算器に対する約２４ｎｓ
の最小クロックサイクルに対して、修正乗算器２８は、
一層高速で、一層有効な解を発生する。
【００３７】大きさの要件に関しては、修正乗算器２８
を集積回路で実施するのに必要な付加シリコン面積は、
更に大きい乗算器（すなわち、９ビット乗算器）に進む
ことと比較して些細である。８ビットの２の補数乗算器
１０に必要な近似面積は、約８００平方ミル（０．５１
６平方ミリ）である。修正乗算器２８の近似面積は、約
８２５平方ミル（０．５３２平方ミリ）である。乗算器
１０と同じ設計の９ビット乗算器の近似面積は約１０４
４平方ミル（０．６７４平方ミリ）になる。２の補数の
乗算器１０に対して、乗算器２８を実施するのに必要な
シリコン面積の増加は約２５平方ミル（０．０１６平方
ミリ）であるが、伝統的な９ビット乗算器を実現するシ
リコン面積の増加は約２４４平方ミル（０．１５７平方
ミリ）である。したがって、本発明による乗算器２８は
、比較的些細なシリコン面積の代償で集積回路の面積を
効率良く使用している。
を集積回路で実施するのに必要な付加シリコン面積は、
更に大きい乗算器（すなわち、９ビット乗算器）に進む
ことと比較して些細である。８ビットの２の補数乗算器
１０に必要な近似面積は、約８００平方ミル（０．５１
６平方ミリ）である。修正乗算器２８の近似面積は、約
８２５平方ミル（０．５３２平方ミリ）である。乗算器
１０と同じ設計の９ビット乗算器の近似面積は約１０４
４平方ミル（０．６７４平方ミリ）になる。２の補数の
乗算器１０に対して、乗算器２８を実施するのに必要な
シリコン面積の増加は約２５平方ミル（０．０１６平方
ミリ）であるが、伝統的な９ビット乗算器を実現するシ
リコン面積の増加は約２４４平方ミル（０．１５７平方
ミリ）である。したがって、本発明による乗算器２８は
、比較的些細なシリコン面積の代償で集積回路の面積を
効率良く使用している。
【００３８】本発明の好適実施例を図解し、説明してき
たが、種々の代案、修正、および同等案を使用すること
ができる。たとえば、８ビット乗算器の実施例について
詳細に説明したが、他のビット定格を有する乗算器の実
施例も適用可能である。それ故、前述の説明を本発明の
範囲を限定するものと取るべきではなく、本発明の範囲
は「特許請求の範囲」によって規定される。
たが、種々の代案、修正、および同等案を使用すること
ができる。たとえば、８ビット乗算器の実施例について
詳細に説明したが、他のビット定格を有する乗算器の実
施例も適用可能である。それ故、前述の説明を本発明の
範囲を限定するものと取るべきではなく、本発明の範囲
は「特許請求の範囲」によって規定される。
【図１】従来の８ビットの２の補数の乗算器の概要図で
ある。
ある。
【図２】本発明の実施例であり、無符号数の乗算器とし
ても働くように修正した図１の乗算器の概要図である。
ても働くように修正した図１の乗算器の概要図である。
１０ ２の補正の乗算器
２８ 修正乗算器
３０ 付加回路
３２，３４，３６，３８ ＡＮＤゲート４０，４４
加算器
加算器
Claims (2)
- 【請求項１】 ｎがｍに等しいかｍより大きいもので
あって、ｎビットの第１の被乗数信号とｍビットの第２
の被乗数信号とを入力とし、ｎ＋ｍビットの２の補数の
積の信号を発生する２の補数の乗算器を備えた集積回路
のその２の補数の乗算器を同じビット数の無符号数の乗
算器として選択的に動作させる方法において、第１およ
び第２の被乗数信号のいずれか一方が２の補数の様式に
よる負数を表しているか否かを検出し、無符号数の乗算
時に、前記第１の被乗数信号が負数として検出されたと
き、２の補数の積の信号の高次のｎビットに第２の被乗
数信号の非最上位ビットを加え、無符号数の演算時に、
前記第２の被乗数信号が負数として検出されたとき、２
の補数の乗数の積の信号の高次ｎビットに第１の被乗数
信号の非最上位ビットを加算する、ことを特徴とする方
法。 - 【請求項２】 ｎがｍに等しいかｍより大きいもので
あって、ｎビットの第１の被乗数信号とｍビットの第２
の被乗数信号とを入力とし、ｎ＋ｍビットの２の補数の
積の信号を発生する２の補数の乗算器を備えた集積回路
のその前記２の補数の乗算器を同じビット数の無符号数
の乗算器として選択的に動作させる装置において、前記
第１および第２の各被乗数信号を入力するように結合さ
れ、第１および第２の被乗数信号のいずれか一方が２の
補数の様式による負数を表わしているか否かを検出する
手段と、２の補数の乗数の積の高次ｎビットを受け取る
ように接続され、無符号数の演算の際、前記の手段によ
り第１の被乗数信号が負数として検出されたとき、２の
補数の積の信号の高次ｎビットに第２の被乗数信号の非
最上位ビットを加える手段と、無符号数の演算の際、前
記第２の被乗数信号が負数として検出されたとき、２の
補数の乗数の積の信号の高次ｎビットに第１の被乗数信
号の非最上位ビットを加算する手段と、から構成されて
いることを特徴とする装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/572,743 US5153850A (en) | 1990-08-24 | 1990-08-24 | Method and apparatus for modifying two's complement multiplier to perform unsigned magnitude multiplication |
| US572743 | 1995-12-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04256016A true JPH04256016A (ja) | 1992-09-10 |
Family
ID=24289171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3236934A Pending JPH04256016A (ja) | 1990-08-24 | 1991-08-26 | ２の補数の乗算器を無符号数の乗算を行うように修正する方法および装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5153850A (ja) |
| EP (1) | EP0472030A3 (ja) |
| JP (1) | JPH04256016A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5479454A (en) * | 1993-09-21 | 1995-12-26 | Genesis Microchip Inc. | Digital filter with improved numerical precision |
| KR0158647B1 (ko) * | 1995-05-22 | 1998-12-15 | 윤종용 | 부호/무부호 수 겸용 곱셈기 |
| US6347326B1 (en) | 1999-03-02 | 2002-02-12 | Philips Electronics North America Corporation | N bit by M bit multiplication of twos complement numbers using N/2+1 X M/2+1 bit multipliers |
| US20040010536A1 (en) * | 2002-07-11 | 2004-01-15 | International Business Machines Corporation | Apparatus for multiplication of data in two's complement and unsigned magnitude formats |
| US7124237B2 (en) * | 2002-10-03 | 2006-10-17 | Seagate Technology Llc | Virtual machine emulation in the memory space of a programmable processor |
| US8009074B2 (en) * | 2010-01-12 | 2011-08-30 | Mediatek Inc. | Digital-to-analog converter and code mapping method applied to the digital-to-analog converter |
| RU205198U1 (ru) * | 2020-12-26 | 2021-07-01 | Акционерное общество Научно-производственный центр «Электронные вычислительно-информационные системы» (АО НПЦ «ЭЛВИС») | Параметризуемый однотактный умножитель двоичных чисел с фиксированной точкой в прямом и дополнительном коде |
| RU2753184C1 (ru) * | 2020-12-26 | 2021-08-12 | Акционерное общество Научно-производственный центр «Электронные вычислительно-информационные системы» (АО НПЦ «ЭЛВИС») | Параметризуемый однотактный умножитель двоичных чисел с фиксированной точкой в прямом и дополнительном коде |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4761756A (en) * | 1983-08-24 | 1988-08-02 | Amdahl Corporation | Signed multiplier with three port adder and automatic adjustment for signed operands |
| JPS61228530A (ja) * | 1985-04-01 | 1986-10-11 | Mitsubishi Electric Corp | 乗算器 |
| US4831577A (en) * | 1986-09-17 | 1989-05-16 | Intersil, Inc. | Digital multiplier architecture with triple array summation of partial products |
| US4868778A (en) * | 1987-05-19 | 1989-09-19 | Harris Corporation | Speed enhancement for multipliers using minimal path algorithm |
| US4823300A (en) * | 1987-05-19 | 1989-04-18 | Harris Corporation | Performing binary multiplication using minimal path algorithm |
-
1990
- 1990-08-24 US US07/572,743 patent/US5153850A/en not_active Expired - Fee Related
-
1991
- 1991-08-02 EP EP19910113009 patent/EP0472030A3/en not_active Withdrawn
- 1991-08-26 JP JP3236934A patent/JPH04256016A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0472030A3 (en) | 1993-03-31 |
| US5153850A (en) | 1992-10-06 |
| EP0472030A2 (en) | 1992-02-26 |
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