JPS61228530A - 乗算器 - Google Patents
乗算器Info
- Publication number
- JPS61228530A JPS61228530A JP60068633A JP6863385A JPS61228530A JP S61228530 A JPS61228530 A JP S61228530A JP 60068633 A JP60068633 A JP 60068633A JP 6863385 A JP6863385 A JP 6863385A JP S61228530 A JPS61228530 A JP S61228530A
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- JP
- Japan
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- multiplier
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、符号無データについても高速演算を行うこ
とができる乗算器に関する。
とができる乗算器に関する。
従来の乗算器は符号付乗算器と呼ばれ、符号付データに
対して乗算処理を行い、その乗算結果として符号付デー
タを出力する機能しか有していない。従って斯かる符号
付乗算器に符号無データが入力すると、符号付乗算器は
入力されたデータの最上位ビットをデータの一部として
ではなく符号としてみなして乗算を行ってしまうので、
正しい答を得ることができない。そこでこのような場合
、従来の乗算器は以下に述べるように入力データを２つ
に分割して、４回の乗算と３回の刀口真によって槓を得
る演算を行っていた。
対して乗算処理を行い、その乗算結果として符号付デー
タを出力する機能しか有していない。従って斯かる符号
付乗算器に符号無データが入力すると、符号付乗算器は
入力されたデータの最上位ビットをデータの一部として
ではなく符号としてみなして乗算を行ってしまうので、
正しい答を得ることができない。そこでこのような場合
、従来の乗算器は以下に述べるように入力データを２つ
に分割して、４回の乗算と３回の刀口真によって槓を得
る演算を行っていた。
第４図を参照して、上記演算の手順を具体的に説明する
。この図において、（１）と（２）はそれぞれ符号付乗
算器に入力されるｎピットの符号無データＡ、Ｂである
。（３）はデータＡ（１）の内容をｎ／２ビツト右方に
シフトさせ、上位半分に％Ｑｌｆ入れて作ったデータ、
（４）はデータＢ（２）の内容をＶ２ビット右方にシフ
トさせ、上位半分に１０１を入れて作つたデータである
。また（５）、（６）はデータＡ、Ｈの上位ｎ／２ビツ
トを１０１で置き替えたデータである０これらのデータ
（８）、（４）、 （５） 、 （６）を用いて第４図
に示される如き積の演算を行うと、データ（８）、（４
）。
。この図において、（１）と（２）はそれぞれ符号付乗
算器に入力されるｎピットの符号無データＡ、Ｂである
。（３）はデータＡ（１）の内容をｎ／２ビツト右方に
シフトさせ、上位半分に％Ｑｌｆ入れて作ったデータ、
（４）はデータＢ（２）の内容をＶ２ビット右方にシフ
トさせ、上位半分に１０１を入れて作つたデータである
。また（５）、（６）はデータＡ、Ｈの上位ｎ／２ビツ
トを１０１で置き替えたデータである０これらのデータ
（８）、（４）、 （５） 、 （６）を用いて第４図
に示される如き積の演算を行うと、データ（８）、（４
）。
（δン、（６）をそれぞれ組合せて、（７ン、 （８１
、（９） 、叫の４個の積が求められ、この積（γ）
、 （８１、（９）、 （１０）を加算することによっ
てデータＡとデータＢの槓α刀を求めることができる０
このように従来の符号付乗算器を使用して符号無データ
を乗算する場合には４回の乗算と３回の加算が必要であ
った。
、（９） 、叫の４個の積が求められ、この積（γ）
、 （８１、（９）、 （１０）を加算することによっ
てデータＡとデータＢの槓α刀を求めることができる０
このように従来の符号付乗算器を使用して符号無データ
を乗算する場合には４回の乗算と３回の加算が必要であ
った。
上記のような従来の乗算器では、符号無データを乗算す
るとき、それぞれのデータを２つに分けて２ｎビツトの
データを作り、このデータについて４回の乗算、３回の
加算を行って積を得るように演算していたため、演算時
間が符号付データの場合に比較して４倍以上になるとい
う問題点を有していた。
るとき、それぞれのデータを２つに分けて２ｎビツトの
データを作り、このデータについて４回の乗算、３回の
加算を行って積を得るように演算していたため、演算時
間が符号付データの場合に比較して４倍以上になるとい
う問題点を有していた。
この発明は、斯かる問題点を解決するためになされたも
のであり、従来の符号付乗算器において、符号付データ
については符号付の積を高速に演算し、符号無データに
ついては符号無の積を高速に演算する乗算器を得ること
を目的とする０〔問題点を解決するための手段〕 この発明に係る乗算器は、符号付乗算器において、入力
データが符号付であるか符号無でるるかを判別し得る制
御信号を発生させると共にこの制御信号に基づき符号無
データと判定されたときには上記符号付乗算器よシ得ら
れた積を補正する補正データを出力するデータセレクタ
等から成る補正回路を設け、符号無データの積を得るよ
うにしたものである。
のであり、従来の符号付乗算器において、符号付データ
については符号付の積を高速に演算し、符号無データに
ついては符号無の積を高速に演算する乗算器を得ること
を目的とする０〔問題点を解決するための手段〕 この発明に係る乗算器は、符号付乗算器において、入力
データが符号付であるか符号無でるるかを判別し得る制
御信号を発生させると共にこの制御信号に基づき符号無
データと判定されたときには上記符号付乗算器よシ得ら
れた積を補正する補正データを出力するデータセレクタ
等から成る補正回路を設け、符号無データの積を得るよ
うにしたものである。
この発明においては、符号付データであるか符号無デー
タであるかを判別し、符号無データの場合には補正回路
によって符号付乗算器が出力した積を補正して符号無デ
ータの積を得、符号付データの場合には何ら補正するこ
となく符号付乗算器の出力をそのまま積として得るもの
である。
タであるかを判別し、符号無データの場合には補正回路
によって符号付乗算器が出力した積を補正して符号無デ
ータの積を得、符号付データの場合には何ら補正するこ
となく符号付乗算器の出力をそのまま積として得るもの
である。
以下にこの発明の実施例を図面に基づいて説明する。
第１図はこの発明に係る乗算器の回路図、第２図は乗算
器の機能説明図である。
器の機能説明図である。
先ず、４Ｊ２図に従って符号付乗算器の機能について説
明する。この実施例としては、符号付乗算器において例
えば２個の３２ピツトデータが入力され、６４ビツトデ
ータが出力されるとし、各データの左端のビットを符号
ビットとしている。符号として、正（＋）の場合には０
、負（−）の場合には１とする。第２図において、２１
−の６２ビットデータＡ、Ｂが符号付乗算器に入力され
た場合において、データＡ、Ｂの各符号ビットの取り得
る状態に場合分けして４通りの出力値に係る式が記載さ
れている。具体的に述べると、第２図の表の右端列に記
載された谷場合の出力値に係る式において。
明する。この実施例としては、符号付乗算器において例
えば２個の３２ピツトデータが入力され、６４ビツトデ
ータが出力されるとし、各データの左端のビットを符号
ビットとしている。符号として、正（＋）の場合には０
、負（−）の場合には１とする。第２図において、２１
−の６２ビットデータＡ、Ｂが符号付乗算器に入力され
た場合において、データＡ、Ｂの各符号ビットの取り得
る状態に場合分けして４通りの出力値に係る式が記載さ
れている。具体的に述べると、第２図の表の右端列に記
載された谷場合の出力値に係る式において。
直線アングラインの部分は入力値を符号無データとみな
した場合の積を表わし、被服アングラインの部分を直線
アングラインの部分に加減することによって入力値を付
号付データとみなした場合の積に変換しているのである
。従って、符号付乗算器に２個のデータＡ、Ｂが入力す
るとき、一方の入力データの符号ビットが１１１のとき
には他方の入力データを符号付乗算器からの出力データ
の上位に加算することによって、入力データを符号無デ
ータとみなした場合の符号無の積が得られる仲間２行）
。また両方の入力データの符号ビットが％１１のときに
は符号付乗算器からの出力データの上位に両方の入力デ
ータの和を加算することによって、入力データを符号無
データとみなした場合の符号無の積が得られる（最下行
）。更に両方の入力データの符号ビットが１０１のとき
には符号付乗算器の出力データをそのまま符号無の積と
することができる（最下行）。
した場合の積を表わし、被服アングラインの部分を直線
アングラインの部分に加減することによって入力値を付
号付データとみなした場合の積に変換しているのである
。従って、符号付乗算器に２個のデータＡ、Ｂが入力す
るとき、一方の入力データの符号ビットが１１１のとき
には他方の入力データを符号付乗算器からの出力データ
の上位に加算することによって、入力データを符号無デ
ータとみなした場合の符号無の積が得られる仲間２行）
。また両方の入力データの符号ビットが％１１のときに
は符号付乗算器からの出力データの上位に両方の入力デ
ータの和を加算することによって、入力データを符号無
データとみなした場合の符号無の積が得られる（最下行
）。更に両方の入力データの符号ビットが１０１のとき
には符号付乗算器の出力データをそのまま符号無の積と
することができる（最下行）。
この発明に係る乗算器は、上記符号付乗算器の出力値を
上記の如く補正するように構成されるものである。次に
第１図に従いこの発明の乗算器の構成について説明する
。第１図において、明、αＢ）は３２ビツトの入力デー
タレジスタｓ ＱＱ ｌ （１５）は３２ビツトのデー
タ線である。ａ６）、α力は入力データの左端の符号デ
ータを取出す１ビツトの符号線である。（１８）は入力
が３２ビツト×２、出力が６４ビツトの符号付乗算器％
（１９１、（１９）は３２ビツトの加算器、陣は６４
ビツトのレジスタでるり、このレジスタ（社）に最終的
な積が格納される。また（２１）はデータセレクタ、に
）は入力データが符号付か否かを判別する制御線、幽）
２例、に）、に）、（ロ）、（至））は３２ビツトのデ
ータ線である。
上記の如く補正するように構成されるものである。次に
第１図に従いこの発明の乗算器の構成について説明する
。第１図において、明、αＢ）は３２ビツトの入力デー
タレジスタｓ ＱＱ ｌ （１５）は３２ビツトのデー
タ線である。ａ６）、α力は入力データの左端の符号デ
ータを取出す１ビツトの符号線である。（１８）は入力
が３２ビツト×２、出力が６４ビツトの符号付乗算器％
（１９１、（１９）は３２ビツトの加算器、陣は６４
ビツトのレジスタでるり、このレジスタ（社）に最終的
な積が格納される。また（２１）はデータセレクタ、に
）は入力データが符号付か否かを判別する制御線、幽）
２例、に）、に）、（ロ）、（至））は３２ビツトのデ
ータ線である。
次に動作を説明する。入力データレジスタ四。
０段には乗算が行われるデータ（乗数と被乗数）が格納
されており、これらのデータはデータ線ａａ 。
されており、これらのデータはデータ線ａａ 。
＠）を通って符号付乗算器（ト）に入力され、乗算が開
始される。またデータセレクタ＠ｌ）には、データ線ａ
剣を介して入力データセレクタ（至）の内容が、データ
？ｔｓｃ１５）を介して入力データレジスタα印の内容
が、データ＆！μｓ）を介して入力データの和が、デー
タ線例を介して１０Ｉがそれぞれ入力される０このデー
タセレクタ（２１）の動作は、制御＃−及び符号信号を
伝送する符号線α６）、αηが与えるデータによって制
御される。データセレクタ（２１）の制御態様を第３図
の表に示す。第６図を参考にしてデータセレクタ（２１
）の動作を説明する。先ず制御線−が符号付データを示
す状態にあるときには、データ′ｍ例が選択され、デー
タ線−には％ＱＩが出力される（最下行）。
始される。またデータセレクタ＠ｌ）には、データ線ａ
剣を介して入力データセレクタ（至）の内容が、データ
？ｔｓｃ１５）を介して入力データレジスタα印の内容
が、データ＆！μｓ）を介して入力データの和が、デー
タ線例を介して１０Ｉがそれぞれ入力される０このデー
タセレクタ（２１）の動作は、制御＃−及び符号信号を
伝送する符号線α６）、αηが与えるデータによって制
御される。データセレクタ（２１）の制御態様を第３図
の表に示す。第６図を参考にしてデータセレクタ（２１
）の動作を説明する。先ず制御線−が符号付データを示
す状態にあるときには、データ′ｍ例が選択され、デー
タ線−には％ＱＩが出力される（最下行）。
反対に制御線−が符号無データを示す状態にあるときに
は、符号線α６） 、 （１７）のデータが入力され、
符号線（１６） 、 ａｔ）のデータ状態の組合せに応
じてデータ線０４） 、 Ｑ５） 、 （Ｗ） 、（財
）のいずれかが選択されてデータ＃ｍ）に出力される（
上側４行）。すなわち、レジスタｆ１２） 、 （１８
）の最上位ビットが共に０で符号超α６〕。
は、符号線α６） 、 （１７）のデータが入力され、
符号線（１６） 、 ａｔ）のデータ状態の組合せに応
じてデータ線０４） 、 Ｑ５） 、 （Ｗ） 、（財
）のいずれかが選択されてデータ＃ｍ）に出力される（
上側４行）。すなわち、レジスタｆ１２） 、 （１８
）の最上位ビットが共に０で符号超α６〕。
（１７）が０．０のときにはデータセレクタ（２１）の
データ線僻）に０が出力される。レジスタ（１８）の最
上位ビットだけが１で符号線（社））、αりが０，１の
ときにはデータセレクタ（２１）のデータ線切にレジス
タ四の内容が出力される。レジスターの最上位ビットだ
けが１で符号線α６）、ｑりが１，０のときにはデータ
線暗）にレジスタａ印の内容が出力される。レジスタ（
坦。
データ線僻）に０が出力される。レジスタ（１８）の最
上位ビットだけが１で符号線（社））、αりが０，１の
ときにはデータセレクタ（２１）のデータ線切にレジス
タ四の内容が出力される。レジスターの最上位ビットだ
けが１で符号線α６）、ｑりが１，０のときにはデータ
線暗）にレジスタａ印の内容が出力される。レジスタ（
坦。
（１８）の最上位ビットが共に１で符号１（１６）、α
ηが１゜１のときにはデータ線（ロ）にデータ線（８８
）で与えられる加算器（１９）の出力値が出力される。
ηが１゜１のときにはデータ線（ロ）にデータ線（８８
）で与えられる加算器（１９）の出力値が出力される。
データセレクタ（２１）から出力される上記の各データ
は符号付乗算器（靭の出力を補正するデータとして出力
される。
は符号付乗算器（靭の出力を補正するデータとして出力
される。
次いで符号付乗算器μｓ）からの出力でるる積の上位ビ
ットが次段の加算器（瑚に入力され、データセレクタ（
２１）から出力される補正データと加算される。
ットが次段の加算器（瑚に入力され、データセレクタ（
２１）から出力される補正データと加算される。
この加算器（１９１で求められた和がレジスターの上位
に入力され、レジスタ■の下位には符号付乗算器（１８
）からの出力の下位ビットが入力される。
に入力され、レジスタ■の下位には符号付乗算器（１８
）からの出力の下位ビットが入力される。
以上の動作によって、制御線（４）により制御されたデ
ータセレクタ（２１）の作用に基づき、第２図で説明し
た符号付乗算器の出力値の補正が実行され、符号付乗算
器を利用して符号付データ及び符号無データの乗算が行
われ、正しい積をレジスタ（イ）に格納することができ
る。
ータセレクタ（２１）の作用に基づき、第２図で説明し
た符号付乗算器の出力値の補正が実行され、符号付乗算
器を利用して符号付データ及び符号無データの乗算が行
われ、正しい積をレジスタ（イ）に格納することができ
る。
上記実施例では、補正閉回路をハードウェアで構成した
が、これをソフトウェアで実施することもでき、また入
力データを３２ビツトとしたが、これをｎビットに一般
的に拡張することもできる。
が、これをソフトウェアで実施することもでき、また入
力データを３２ビツトとしたが、これをｎビットに一般
的に拡張することもできる。
また、入力データが両方共に符号付又は符号無の場合を
考慮して制御線−を一本としたが、制御線を２本とする
ことによって入力データにおいて符号付のものと符号無
のものが混在する場合にも対処することができる。
考慮して制御線−を一本としたが、制御線を２本とする
ことによって入力データにおいて符号付のものと符号無
のものが混在する場合にも対処することができる。
この発明は以上説明した通シ、従来の符号付乗算器に入
力データを符号付か否かを判別する手段と符号無の場合
には補正データを出力する補正回路を備えるようにした
ため、符号無データであっても高速に乗算を実行するこ
とができるという効果を発丁軍する。
力データを符号付か否かを判別する手段と符号無の場合
には補正データを出力する補正回路を備えるようにした
ため、符号無データであっても高速に乗算を実行するこ
とができるという効果を発丁軍する。
第１図はこの発明の一実施例を示す乗算器の回路図、第
２図は符号付乗算器の出力値を示す説明図、第３図はデ
ータセレクタの制御態様を示す説明図、第４図は従来の
符号付乗算器における符号無データの乗算過程を示す説
明図である。 図において、（（２）、（坤は入力データレジスタ％０
４）−（１４はデータ線％ （１６１、１，１ηは符号
データを伝送する符号線、σ８ンは符号付乗算器、側１
頭は加算器、隣はレジスタ％ （２１１はデータセレク
タ、（ａ）は制御線、□□□）。
２図は符号付乗算器の出力値を示す説明図、第３図はデ
ータセレクタの制御態様を示す説明図、第４図は従来の
符号付乗算器における符号無データの乗算過程を示す説
明図である。 図において、（（２）、（坤は入力データレジスタ％０
４）−（１４はデータ線％ （１６１、１，１ηは符号
データを伝送する符号線、σ８ンは符号付乗算器、側１
頭は加算器、隣はレジスタ％ （２１１はデータセレク
タ、（ａ）は制御線、□□□）。
Claims (1)
- 乗数を格納する第１入力データレジスタ、被乗数を格納
する第２入力データレジスタ、上記乗数と上記被乗数と
について演算を行う符号付乗算器、上記第１入力データ
レジスタと上記第２入力データレジスタの各入力データ
の和を求める加算器、入力データが符号付か符号無かを
判別する制御信号と各入力データの符号を示す符号信号
によって“０”、各入力データ、入力データの和のうち
いずれかを出力するデータセレクタ、上記符号付乗算器
の出力の上位と上記データセレクタの出力の和を求める
加算器、この加算器と上記符号付乗算器の各出力によっ
て得られる積を格納するレジスタを備えたことを特徴と
する乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60068633A JPS61228530A (ja) | 1985-04-01 | 1985-04-01 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60068633A JPS61228530A (ja) | 1985-04-01 | 1985-04-01 | 乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61228530A true JPS61228530A (ja) | 1986-10-11 |
Family
ID=13379336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60068633A Pending JPS61228530A (ja) | 1985-04-01 | 1985-04-01 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61228530A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0472030A3 (en) * | 1990-08-24 | 1993-03-31 | Mass Microsystems, Inc. | Method and apparatus for modifying two's complement multiplier to perform unsigned magnitude multiplication |
-
1985
- 1985-04-01 JP JP60068633A patent/JPS61228530A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0472030A3 (en) * | 1990-08-24 | 1993-03-31 | Mass Microsystems, Inc. | Method and apparatus for modifying two's complement multiplier to perform unsigned magnitude multiplication |
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