JPH04256017A - 乗算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばシリアルに入力
されるデータに所定の係数を乗算して得られた結果をシ
リアルに出力する乗算回路に関する。

【０００２】

【従来の技術】例えば第１の語長の入力数（‥‥，Ｉｉ
＋１　，Ｉｉ　，‥‥）と第２の語長の係数との積を求
める乗算回路として、従来は図１５に示すように夫々キ
ャリセイブアダー構造の加算器１Ａ，１Ｂ，‥‥をその
入力数の語長の個数だけ重ねた構造の乗算回路が知られ
ている。例えば、加算器１Ａの最小桁の和出力Ｓｉ０は
そのままその積の一部となり、その最小桁より上の和出
力Ｓｉ１〜Ｓｉｎ及び全ての桁上げ出力ＣＡｉ０〜ＣＡ
ｉｎは夫々上段の加算器１Ｂに供給され、この加算器１
Ｂでは加算器１Ａから供給されたデータに入力数のビッ
トＩｉ＋１　と係数との部分積を加算することにより、
その積の１桁上の値が求められる。しかしながら、図１
５の乗算回路では入力語長が長ければ長い程に加算器１
Ａ，１Ｂ，‥‥の段数が増加して、動作速度が遅くなる
。

【０００３】これに対して、図１６は動作速度を向上す
るため図１５例をパイプライン化した乗算回路を示し、
この図１６において、例えば加算器１Ａ，１Ｂ，‥‥の
入出力部には夫々パイプライン用のレジスタ群３，４，
５，‥‥が接続されている。この構造により１回の乗算
時間は全加算器１個分程度の処理時間となり、動作速度
は極めて高速化される。ただし、パイプライン化したこ
とにより入力データの上位ビットほど入力を遅らせて前
段の加算器出力との同期をとる必要がある。

【０００４】

【発明が解決しようとする課題】また、システムによっ
ては入力データが１個又は複数の信号ラインを介して時
分割的に伝送され、そのデータレートが全加算器の数個
分程度の処理時間と同等の場合がある。しかしながら、
図１６の乗算回路において、入力データレートが例えば
全加算器３個分程度の処理時間と同等とすると、この乗
算回路では演算速度が必要な仕様の３倍になるため、処
理能力が充分に活かされないと共に回路構成に無駄があ
る不都合がある。即ち、演算速度をその入力データレー
トに応じて低くすれば、回路規模をより小型化できる見
込みがある。

【０００５】入力データを時分割的に伝送するシステム
の一例につき図１７を参照して説明する。先ず図１７Ａ
の例は、１本の信号線で語長が３ビットのデータ列Ａ，
Ｂ，Ｃ，‥‥を順次伝送するものである。即ち、３ビッ
トのデータを夫々Ａ＝（Ａ２，Ａ１，Ａ０），Ｂ＝（Ｂ
２，Ｂ１，Ｂ０），Ｃ＝（Ｃ２，Ｃ１，Ｃ０），‥‥と
すると、その１本の信号線を１サイクルに１ビットずつ
の伝送速度でＡ０，Ａ１，Ａ２，Ｂ０，Ｂ１，Ｂ２，Ｃ
０，‥‥の順序でデータが伝送される。

【０００６】また、図１７Ｂの例は、語長６ビットのデ
ータ列Ａ，Ｂ，Ｃ，‥‥を上位３ビットと下位３ビット
とに分けて２本の信号線で伝送するものである。即ち、
６ビットのデータを夫々Ａ＝（Ａ５，Ａ４，Ａ３，Ａ２
，Ａ１，Ａ０），Ｂ＝（Ｂ５，Ｂ４，Ｂ３，Ｂ２，Ｂ１
，Ｂ０），Ｃ＝（Ｃ５，Ｃ４，Ｃ３，Ｃ２，Ｃ１，Ｃ０
），‥‥とすると、その２本の内の第１の信号線を１サ
イクルに１ビットずつの伝送速度でＡ０，Ａ１，Ａ２，
Ｂ０，Ｂ１，Ｂ２，Ｃ０，‥‥の順序でデータが伝送さ
れ、第２の信号線をその第１の信号線に対して３サイク
ル遅れてＡ３，Ａ４，Ａ５，Ｂ３，Ｂ４，Ｂ５，Ｃ３，
‥‥の順序でデータが伝送される。

【０００７】同様に、図１７Ｃの例は夫々が語長９ビッ
トのデータ列Ａ，Ｂ，Ｃ，‥‥を上位３ビット、中位３
ビット及び下位３ビットに分けて３本の信号線で伝送す
るものである。例えば、データＡを（Ａ８，‥‥，Ａ１
，Ａ０）とすると、下位３ビット（Ａ０，Ａ１，Ａ２）
が第１の信号線で伝送され、それから３サイクル遅れて
中位３ビット（Ａ３，Ａ４，Ａ５）が第２の信号線で伝
送され、それから更に３サイクル遅れて上位３ビット（
Ａ６，Ａ７，Ａ８）が第３の信号線で伝送される。 また、データＢを（Ｂ８，‥‥，Ｂ１，Ｂ０）とすると
、データ（Ａｊ，Ａｊ＋１，Ａｊ＋２）に続いて各信号
線でデータ（Ｂｊ，Ｂｊ＋１，Ｂｊ＋２）が伝送され、
それに続いてデータＣの各ビットが伝送される。

【０００８】図１７の伝送方式を一般化すると、ｎを３
の整数倍として、語長ｎのデータ列Ａ，Ｂ，Ｃ，‥‥を
ｎ／３本の信号線で時分割的に伝送することができる。 この場合のデータ列のデータ構造は次の数１のようにな
っている。ただし、Ａｎ−１，Ｂｎ−１等が最大桁（Ｍ
ＳＢ）であり、Ａ０，Ｂ０等が最小桁（ＬＳＢ）である
。

【０００９】

【数１】 Ａ＝（Ａｎ−１，Ａｎ−２，‥‥，Ａ１，Ａ０）Ｂ＝（
Ｂｎ−１，Ｂｎ−２，‥‥，Ｂ１，Ｂ０）Ｃ＝（Ｃｎ−
１，Ｃｎ−２，‥‥，Ｃ１，Ｃ０）‥‥‥‥‥‥

【００１０】また、数１のデータ列を図１８に示すよう
に、２×ｎ／６本の信号線を用いて時分割的に伝送する
こともできる。図１８Ａは、語長６ビットのデータ列Ａ
，Ｂ，Ｃ，‥‥を２本の信号線を用いて伝送する場合を
示し、図１８Ｂは、語長１２ビットのデータ列Ａ，Ｂ，
Ｃ，‥‥を４本の信号線で伝送する場合を示し、図１８
Ｃは、語長１８ビットのデータ列Ａ，Ｂ，Ｃ，‥‥を６
本の信号線で伝送する場合を示す。この外にも例えばｎ
を４の整数倍として、語長ｎビットのデータ列をｎ／４
本の信号線で伝送するような方式等も考えることができ
る。

【００１１】本発明は斯かる点に鑑み、図１７及び図１
８に示すように入力データが１本又は複数の信号線を用
いて時分割的に供給されるようなシステムにおいて、こ
のシステムのデータレートに応じた演算速度を有する回
路規模の小さな乗算回路を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明による乗算回路は
、例えば図１及び図２に示す如く、シリアルに入力され
る一方の数の各ビットのデータａ０と予め設定されてい
る他方の数（Ｃｊ＋２，Ｃｊ＋１，Ｃｊ）との乗算結果
を順次桁上げ出力をフィードバックしながら累加算して
最小桁のデータｑ０をシリアルに出力する１段又は並列
接続された複数段の演算ユニット（６）と、この１段又
は複数段の演算ユニット（６）の最小桁を除く累加算結
果をシリアル変換するパラレル／シリアル変換回路（７
，８）と、このパラレル／シリアル変換回路（７，８）
よりシリアルに出力されるデータｂ０，ｂ１を順次桁上
げ出力をフィードバックしながら累加算して最小桁のデ
ータｑ１をシリアルに出力する加算回路（９，１０）と
を有するものである。

【００１３】

【作用】斯かる本発明によれば、シリアルに入力される
一方の数の語長がｍビット、予め設定されている他方の
数の語長がｎビットであるとすると、その一方の数が１
ビット入力される毎にｎ個の部分積（ａ０・Ｃｊ等）が
発生すると共に、その部分積の桁は前のサイクルの部分
積よりも１桁高い。そこで、その演算ユニット（６）で
各部分積を１ビット下側にシフトしたデータを新たに得
られた部分積に順次加算することにより、全体の積の下
位ビット側が計算される。この場合、その演算ユニット
（６）は（ｎ−１）ビットの数同士をパイプライン方式
で加算するだけでよいため、例えば（ｎ−１）個の全加
算器で構成することができる。

【００１４】また、そのシリアルに入力される一方の数
の入力が完了した後に全体の積の上位ビット側がその加
算回路（９，１０）により順次計算されるが、この加算
回路は例えば１個の全加算器で構成することができ、全
体として例えばｎ個の全加算器で乗算回路を構成するこ
とができる。これに対して従来の図１６の回路構成では
ｎ×ｍ個の全加算器が必要であり、本発明によれば時分
割されて伝送される入力データをそのままのデータレー
トで処理できると共に、回路規模を略１／ｍ程度にする
ことができる。

【００１５】

【実施例】以下、本発明の第１実施例につき図１〜図６
を参照して説明しよう。この第１実施例は、順次シリア
ルに供給される語長３ビットの入力データと語長３ビッ
トの係数データとを乗算して語長６ビットの積を得て、
この積をその入力データに同期して順次シリアルに出力
するものであり、その入力データは図１７Ａに示す形式
で時分割されて供給されるものとする。

【００１６】図１は本例の乗算回路を示し、この図１に
おいて、６は基本ユニットであり、この基本ユニット６
の入力端子ＩＮに各３ビットの入力データａ０をシリア
ルに順次供給し、この基本ユニット６の入力端子Ｑ０，
Ｒ０，Ｑ１及びＲ１に値が“０”のデータを供給する。 この基本ユニット６の出力端子ＯＵよりその６ビットの
積の下位３ビットのデータｑ０がシリアルに出力される
と共に、出力端子Ｕ１，Ｔ１，Ｕ２及びＴ２より夫々中
間データｄ０，ｄ１，ｄ２及びｄ３が出力される。これ
ら中間データの内、データｄ０及びｄ２を３入力の第１
のパラレル／シリアル（Ｐ／Ｓ）変換器７の上位側の２
ビットの入力部に供給し、データｄ１及びｄ３を第２の
パラレル／シリアル（Ｐ／Ｓ）変換器８の上位側の２ビ
ットの入力部に供給し、それらＰ／Ｓ変換器７及び８の
最小桁の入力部に夫々“０”のデータを供給する。これ
らＰ／Ｓ変換器７及び８は、夫々入力部に供給されたデ
ータを上位ビット側からシリアルにデータｂ０及びｂ１
として出力する。

【００１７】９は全加算器（Ｆｕｌｌ　Ａｄｄｅｒ）を
示し、この全加算器９の２個の入力端子にそれら２個の
データｂ０及びｂ１を供給し、この全加算器９の桁上げ
出力ｂ２を１クロック遅延用のレジスタ１０を介してこ
の全加算器９の残りの１個の入力端子にデータｂ３とし
て帰還する。この全加算器９の和出力端子Ｓよりその積
の上位３ビットのデータｑ１がシリアルに出力される。

【００１８】図２は図１で使用されている基本ユニット
６の構成例を示し、この図６において、Ｃｊ，Ｃｊ＋１
及びＣｊ＋２は夫々本例の３ビットの係数データＣの１
桁目，２桁目及び３桁目のビットに対応する。これら各
ビットデータは予め設定されているものであり、これら
各ビットデータＣｊ，Ｃｊ＋１及びＣｊ＋２を夫々アン
ドゲート１１，１２及び１３の一方の入力端子に供給し
、これらアンドゲート１１〜１３の他方の入力端子に入
力端子ＩＮを共通に接続する。これらアンドゲート１１
〜１３より夫々入力データａ０と係数データＣの各ビッ
トとの積であるａ０・Ｃｊ〜ａ０・Ｃｊ＋２が出力され
る。

【００１９】１４〜１７は夫々２入力のデータセレクタ
を示し、アンドゲート１１及びデータセレクタ１４，１
５の出力端子を夫々一方の全加算器１８の３個の入力端
子に接続し、データセレクタ１４及び１５の一方の入力
端子に夫々入力端子Ｑ０及びＲ０を接続し、アンドゲー
ト１２及びデータセレクタ１６，１７の出力端子を夫々
他方の全加算器１９の３個の入力端子に接続し、データ
セレクタ１６及び１７の一方の入力端子に入力端子Ｑ１
及びＲ１を接続する。また、一方の全加算器１８の桁上
げ出力ｃ０をレジスタ２０Ａを介して中間データｄ０と
して出力端子Ｕ１及びデータセレクタ１４の他方の入力
端子に供給し、この全加算器１８の和出力を出力端子Ｏ
Ｕに供給し、他方の全加算器１９の和出力ｃ１をレジス
タ２０Ｂを介して中間データｄ１として出力端子Ｔ１及
びデータセレクタ１５の他方の入力端子に供給する。そ
して、この全加算器１９の桁上げ出力ｃ２をレジスタ２
０Ｃを介して中間データｄ２として出力端子Ｕ２及びデ
ータセレクタ１６の他方の入力端子に供給し、アンドゲ
ート１３の出力データｃ３をレジスタ２０Ｄを介して中
間データｄ３として出力端子Ｔ２及びデータセレクタ１
７の他方の入力端子に供給する。

【００２０】入力データａ０として３ビットの入力デー
タＩ（＝（Ｉ２，Ｉ１，Ｉ０））を供給し、３ビットの
係数Ｃとして係数（Ｃ２，Ｃ１，Ｃ０）を設定した場合
の本例の乗算回路における計算過程につき説明するに、
その乗算で得られる積Ｏは次のような６ビットの数とな
る。

【００２１】

【数２】 Ｏ＝Ｃ×Ｉ＝（Ｏ５，Ｏ４，Ｏ３，Ｏ２，Ｏ１，Ｏ０）
その入力データＩと係数Ｃとの乗算は図３のように３個
の部分積の和で表すことができる。また、本例では、図
４Ａに示すように入力データａ０として３ビットの入力
データＩがシリアルに供給され、図４Ｂに示すように下
位３ビットの出力データｑ０として積Ｏの下位３ビット
がシリアルに出力され、それに続いて図４Ｃに示すよう
に上位３ビットの出力データｑ１として積Ｏの上位３ビ
ットがシリアルに出力される。本例では図３の計算を図
５Ａ〜Ｆに示す計算に分解して実行するが、先ず、図３
の計算が図５Ａ〜Ｆに示す計算と等価であることを示す
。

【００２２】即ち、図５Ａの計算は図３の最初の部分積
（Ｃ２・Ｉ０，Ｃ１・Ｉ０，Ｃ０・Ｉ０）に単に（０，
０）と（０，０）とを加算したものである。この場合に
は値は変化しないが、形式的に３ビット目及び２ビット
目への桁上げの対を（Ｚ２，Ｘ１）とする。また、桁上
げを除いた和の最小桁が積Ｏの最小桁（ＬＳＢ）である
Ｏ０であるため、その和を（Ｃ２・Ｉ０，Ｙ１，Ｏ０）
と置くことができる。このように加算結果を桁上げと和
とに分離して表現することを冗長な表現という。そして
、その冗長な表現の上位２ビットを、図５Ｂに示すよう
に図３の中間の部分積（Ｃ２・Ｉ１，Ｃ１・Ｉ１，Ｃ０
・Ｉ１）に加算して、この加算結果も桁上げ（Ｚ３，Ｘ
２）と和（Ｃ２・Ｉ１，Ｙ２，Ｏ１）とで冗長に表現す
る。この和のＬＳＢは積Ｏの２ビット目のデータに等し
い。

【００２３】また、この冗長な表現の上位２ビットを、
図５Ｃに示すように図３の最後の部分積（Ｃ２・Ｉ２，
Ｃ１・Ｉ２，Ｃ０・Ｉ２）に加算して、この加算結果も
桁上げ（Ｚ４，Ｘ３）と和（Ｃ２・Ｉ２，Ｙ３，Ｏ２）
とで冗長に表現する。この和のＬＳＢが積Ｏの３ビット
目であるが、積Ｏの上位３ビットが冗長に表現されてい
るため、この冗長な表現を通常の表現に戻す必要がある
。そこで、図５Ｃの桁上げのＬＳＢであるＸ３と和の２
ビット目であるＹ３とを抜きだして、図５Ｄに示すよう
に“０”に加算して、２ビットの和（Ｗ４，Ｏ３）を得
る。更に、この２ビットの和の２ビット目であるＷ４と
図５ＣのデータＣ２・Ｉ２及びＺ４とを、図５Ｅに示す
ように加算して２ビットの和（Ｗ５，Ｏ４）を得た後に
、この和の２ビット目であるＷ５に形式的に図５Ｆに示
すように２個の“０”を加算することにより和（０，Ｏ
５）を得る。最後の和の２ビット目の“０”はダミービ
ットである。図５Ｄ〜Ｆで得られた和のＬＳＢが夫々積
Ｏの４ビット目〜６ビット目である。

【００２４】図６を参照して図１及び図２の乗算回路が
図５に示す計算を実行する動作について説明するに、図
２の係数Ｃｊ，Ｃｊ＋１，Ｃｊ＋２として夫々Ｃ０，Ｃ
１，Ｃ２を設定する。先ず１サイクル目に入力データａ
０（図６Ａ）としてデータＩ０が基本ユニット６に供給
され、アンドゲート１１，１２，１３より夫々Ｃ０・Ｉ
０，Ｃ１・Ｉ０，Ｃ２・Ｉ０が出力される。２入力のデ
ータセレクタ１４〜１７には夫々外部からコントロール
信号を与えて入力端子Ｑ０〜Ｒ１側を選択するようにす
る。入力端子Ｑ０〜Ｒ１には夫々“０”が供給されてい
るので、全加算器１８及び１９では図５Ａの加算が実行
され、図６Ｂ〜Ｆに示すように基本ユニット６の出力デ
ータｑ０，全加算器１８の桁上げ出力ｃ０，全加算器１
９の和出力ｃ１，全加算器１９の桁上げ出力ｃ２及びア
ンドゲート１３の出力ｃ３は夫々Ｏ０，Ｘ１，Ｙ１，Ｚ
２，Ｃ２・Ｉ０になる。

【００２５】２サイクル目には、出力ｃ０〜ｃ３が夫々
レジスタ２０Ａ〜２０Ｄに保持されて出力ｄ０〜ｄ３と
なり、入力データａ０としてデータＩ１が基本ユニット
６に供給され、アンドゲート１１，１２，１３より夫々
Ｃ０・Ｉ１，Ｃ１・Ｉ１，Ｃ２・Ｉ１が出力される。こ
れ以後のサイクルでは２入力のデータセレクタ１４〜１
７には夫々外部からコントロール信号を与えてレジスタ
２０Ａ〜２０Ｄの出力を選択するようにする。これによ
り全加算器１８及び１９では図５Ｂの加算が実行され、
出力データｑ０として積Ｏの２ビット目であるＯ１が出
力され、出力ｃ０〜ｃ３は夫々Ｘ２，Ｙ２，Ｚ３，Ｃ２
・Ｉ１になる。同様に３サイクル目には、出力データｑ
０として積Ｏの３ビット目であるＯ２が出力され、出力
ｃ０〜ｃ３は夫々Ｘ３，Ｙ３，Ｚ４，Ｃ２・Ｉ２になる
。

【００２６】４サイクル目には、Ｐ／Ｓ変換器７及び８
の入力部の上位２ビットにレジスタ２０Ａ〜２０Ｄを介
してＸ３，Ｙ３，Ｚ４，Ｃ２・Ｉ２が供給され、Ｐ／Ｓ
変換器７及び８の入力部のＬＳＢに“０”が供給される
（図６Ｇ〜Ｉ及び図６Ｋ〜Ｍ参照）。従って、Ｐ／Ｓ変
換器７からの出力データｂ０は図６Ｊに示すように、４
サイクル目，５サイクル目及び６サイクル目に夫々Ｘ３
，Ｚ４及び“０”となり、Ｐ／Ｓ変換器８からの出力デ
ータｂ１は図６Ｎに示すように、４サイクル目，５サイ
クル目及び６サイクル目に夫々Ｙ３，Ｃ２・Ｉ２及び“
０”となる。そして、その４サイクル目には出力データ
ｂ０及びｂ１が夫々Ｘ３及びＹ３になると共に、レジス
タ１０の保持値は“０”であるため、全加算器９では図
５Ｄの計算が実行され、全加算器９の和出力ｑ１として
積Ｏの４ビット目のデータＯ３が得られる。

【００２７】同様に、全加算器９においては５サイクル
目及び６サイクル目に夫々図５Ｅ及びＦに示す計算が実
行され、出力ｂ１，ｂ３，ｑ１，ｂ２は図６Ｎ〜Ｑに示
すように変化する。なお、６サイクル目には全加算器９
において、（Ｗ５＋０＋０）が実行されるが、この計算
では桁上げは発生しないので、桁上げ出力ｂ２は乗算が
終了した時点で常に“０”にリセットされている。従っ
て、次の乗算の４サイクル目ではレジスタ１０に常に“
０”が保持されることになる。

【００２８】本例の乗算回路の動作で注目すべき点は、
基本ユニット６は１〜３サクル目でのみ使用され、全加
算器９は４〜６サイクル目でのみ使用されていることで
ある。これにより、図１７Ａに示すように連続的に入力
されて来る語長３ビットの入力データに次々と語長３ビ
ットの係数Ｃを乗算し、この乗算結果である６ビットの
積Ｏを２本の信号ラインを介して連続的に出力すること
ができる。

【００２９】次に、本発明の第２実施例につき図７〜図
１０を参照して説明する。この第２実施例は、順次２本
の入力ラインを介してシリアルに供給される語長６ビッ
トの入力データＩ（Ｉ５，Ｉ４，‥‥，Ｉ０）と語長３
ビットの係数データＣ（Ｃ２，Ｃ１，Ｃ０）とを乗算し
て語長９ビットの積Ｏ（Ｏ８，Ｏ７，‥‥，Ｏ０）を得
て、この積をその入力データに同期して３本の出力ライ
ンを介して順次シリアルに出力するものであり、その入
力データは図１７Ｂに示す形式で２本の信号ラインを介
して時分割されて供給されるものとする。また、図７に
おいて図１と対応する部分には同一符号を付してその詳
細説明を省略する。

【００３０】図７は本例の乗算回路を示し、この図７に
おいて、６Ａ及び６Ｂは夫々図１の基本ユニット６と同
一構成の基本ユニットである。そして、基本ユニット６
Ａ及び６Ｂの入力端子ＩＮに夫々入力データａ０及びａ
１を供給し、第１の基本ユニット６Ａの入力端子Ｑ０，
Ｒ０，Ｑ１，Ｒ１に“０”のデータを供給し、この基本
ユニット６Ａの出力端子Ｕ１，Ｔ１，Ｕ２，Ｔ２を夫々
第２の基本ユニット６Ｂの入力端子Ｑ０，Ｒ０，Ｑ１，
Ｒ１に接続し、この基本ユニット６Ｂの出力端子Ｕ１及
びＵ２を第１のＰ／Ｓ変換器７の上位２ビットの入力端
子に接続し、この基本ユニット６Ｂの出力端子Ｔ１及び
Ｔ２を第２のＰ／Ｓ変換器８の上位２ビットの入力端子
に接続する。他の構成は図１と同じである。

【００３１】図８Ａ〜Ｅに示すように、本例では最初の
３サイクルにデータａ０として入力データＩの下位３ビ
ット（Ｉ０，Ｉ１，Ｉ２）が供給され、それに続く３サ
イクルにデータａ１として入力データＩの上位３ビット
（Ｉ３，Ｉ４，Ｉ５）が供給され、最初の３サイクルに
基本ユニット６Ａの出力端子ＯＵよりデータｑ０として
積Ｏの下位３ビット（Ｏ０，Ｏ１，Ｏ２）が出力され、
それに続く３サイクルに基本ユニット６Ｂの出力端子Ｏ
Ｕよりデータｑ１として積Ｏの中位３ビット（Ｏ３，Ｏ
４，Ｏ５）が出力され、それに続く３サイクルに全加算
器９の和出力端子Ｓよりデータｑ２として積Ｏの上位３
ビット（Ｏ６，Ｏ７，Ｏ８）が出力される。この積Ｏは
、図９に示すように、入力データＩと係数Ｃとを乗算す
ることにより求められるものである。

【００３２】本例でも、図９の演算が図１０Ａ〜Ｉに示
す部分積の加算に分解されて実行される。この場合、図
１０Ａ〜Ｆまでの加算結果は和と桁上げとにより冗長に
表現され、その和のＬＳＢが夫々その積ＯのビットＯ０
〜Ｏ５になり、図１０Ｇ〜Ｉに示す演算により積Ｏのビ
ットＯ６〜Ｏ８が求められる。具体的に、１サイクル目
〜３サイクル目までは第１の基本ユニット６Ａにおいて
図１０Ａ等に示す加算が実行され、４サイクル目には基
本ユニット６Ａの出力端子Ｕ１，Ｔ１，Ｕ２，Ｔ２を介
して基本ユニット６Ｂに中間データＸ３，Ｙ３，Ｚ４，
Ｃ２・Ｉ２が供給される。この中間データを初期値とし
て４サイクル目〜６サイクル目までは基本ユニット６Ｂ
において図１０Ｆ等に示す加算が実行される。そして、
６サイクル目の終わりには基本ユニット６Ｂの出力端子
Ｕ１，Ｔ１，Ｕ２，Ｔ２より夫々図１０Ｆの計算結果で
あるＸ６，Ｙ６，Ｚ７，Ｃ２・Ｉ５が出力されるので、
それに続く７サイクル目〜９サイクル目において、全加
算器９は図１０Ｇ〜Ｉの加算を実行する。

【００３３】次に、本発明の第３実施例につき図１１〜
図１３を参照して説明する。この第３実施例は、図１２
Ａに示すようにシリアルにデータａ０として供給される
語長３ビットの入力データＩ（Ｉ２，Ｉ１，Ｉ０）と語
長６ビットの係数データＣ（Ｃ５，Ｃ４，‥‥，Ｃ０）
とを乗算して語長９ビットの積Ｏ（Ｏ８，Ｏ７，‥‥，
Ｏ０）を得て、図１２Ｂ〜Ｄに示すように、この積をそ
の入力データに同期して３本の出力ラインを介してデー
タｑ０〜ｑ２として順次シリアルに出力するものである
。また、図１１において図７と対応する部分には同一符
号を付してその詳細説明を省略する。

【００３４】図１１は本例の乗算回路を示し、この図１
１において、２２は２入力のデータセレクタであり、第
１の基本ユニット６Ａの入力端子ＩＮとそのデータセレ
クタ２２の一方の入力端子とを３個のレジスタ２１Ａ〜
２１Ｃを介して接続し、そのデータセレクタ２２の出力
端子を第２の基本ユニット６Ｂの入力端子に接続する。

【００３５】そして、その第１の基本ユニット６Ａの入
力端子ＩＮ及び先頭のレジスタ２１Ａに共通に入力デー
タａ０を供給し、データセレクタ２２の他方の入力端子
に入力データａ１を供給する。他の構成は図７と同様で
ある。この場合、データセレクタ２２で入力データａ１
を選択すると、図１１の乗算回路は図７の乗算回路と同
じ動作を実行する。以下ではデータセレクタ２２でレジ
スタ２１Ｃの出力を選択する場合の動作につき説明する
。

【００３６】３ビットの入力データＩと６ビットの係数
Ｃとの乗算は、図１３に示すように３個の部分積Ｎ１〜
Ｎ３の加算で表すことができるが、本例ではその３個の
部分積の加算を更に６個の部分積の加算で表す。即ち、
図１３に示すように、最初の６ビットの部分積Ｎ１を３
ビットの小部分積Ｎ５とＮ６とに分け、同様に他の６ビ
ットの部分積Ｎ２及びＮ３も夫々２個の３ビットの小部
分積に分け、（０，０）と（０，０）とよりなるデータ
Ｎ４を初期値としてこれら６個の小部分積を桁の小さい
順序で加算する。この図１３の下段の演算は図９の演算
と同じであるため、この図１３の演算は実質的に図７の
乗算回路で実行することができる。

【００３７】ただし、図１３の演算では入力データＩｉ
は３サイクル遅れて繰り返して使用されているので、図
１１の乗算回路では入力データａ０をレジスタ２１Ａ〜
２１Ｃを介して３サイクル遅らせてなるデータを第２の
基本ユニット６Ｂに供給するようにしている。また、図
１１の乗算回路では、第１の基本ユニット６Ａの内部の
係数Ｃｊ，Ｃｊ＋１，Ｃｊ＋２として夫々Ｃ０，Ｃ１，
Ｃ２が設定され、第２の基本ユニット６Ｂの内部の係数
Ｃｊ，Ｃｊ＋１，Ｃｊ＋２として夫々Ｃ３，Ｃ４，Ｃ５
が設定される。

【００３８】また、入力データＩの語長が６ビットで係
数データＣの語長が６ビットである場合には、その係数
データを上位３ビットと下位３ビットとに分けて、６ビ
ット×６ビットの演算を６ビット×上位３ビットの小演
算と６ビット×下位３ビットの小演算とに分解する。そ
して、これら２個の小演算を夫々図７の乗算回路で実行
して、夫々の演算結果を加算するようにすればよい。

【００３９】上述の実施例は入力データが図１７の形式
で伝送されるシステムに本発明を適用したものであるが
、入力データが図１８の形式で伝送されるシステムに本
発明を適用した場合には、図１４に示す基本ユニットを
使用する。この図１４において、入力端子ＩＮ１及びＩ
Ｎ２には夫々入力データの偶数ビット及び奇数ビットの
データをシリアルに供給し、第１の入端子ＩＮ１をアン
ドゲート２３〜２６の一方の入力端子に共通に接続し、
これらアンドゲート２３〜２６の他方の入力端子に夫々
係数データＣｊ〜Ｃｊ＋３を供給する。また、２入力の
データセレクタ２７〜３２の一方の入力端子に夫々入力
端子Ｑ０，Ｒ０，Ｑ１，Ｒ１，Ｑ２，Ｒ２を接続し、デ
ータセレクタ２７，２８及びアンドゲート２３の出力を
全加算器３３の入力部に供給し、データセレクタ２９，
３０及びアンドゲート２４の出力を全加算器３４の入力
部に供給し、データセレクタ３１，３２及びアンドゲー
ト２５の出力を全加算器３５の入力部に供給する。

【００４０】また、第２の入力端子ＩＮ２をアンドゲー
ト３６〜３９の一方の入力端子に共通に接続し、これら
アンドゲート３６〜３９の他方の入力端子に夫々係数デ
ータＣｊ〜Ｃｊ＋３を供給する。そして、全加算器３３
の桁上げ出力，全加算器３４の和出力及びアンドゲート
３６の出力を全加算器４０の入力部に供給し、全加算器
３４の桁上げ出力，全加算器３５の和出力及びアンドゲ
ート３７の出力を全加算器４１の入力部に供給し、全加
算器３５の桁上げ出力，アンドゲート２６の出力及びア
ンドゲート３８の出力を全加算器４２の入力部に供給し
、全加算器３３及び４０の和出力を夫々第１の出力端子
ＯＵ１及び第２の出力端子ＯＵ２に供給する。また、全
加算器４０の桁上げ出力，全加算器４１の和出力及び桁
上げ出力，全加算器４２の和出力及び桁上げ出力並びに
アンドゲート３９の出力を夫々レジスタ４３Ａ〜４３Ｆ
を介して出力端子Ｕ２，Ｔ２，Ｕ３，Ｔ３，Ｕ４及びＴ
４に供給し、これら出力端子Ｕ２〜Ｔ４を夫々データセ
レクタ２７〜３２の他方の入力端子にも接続する。

【００４１】この図１４の基本ユニットも初段では入力
端子Ｑ０〜Ｒ２に夫々“０”のデータを供給し、２段目
以降では入力端子Ｑ０〜Ｒ２に夫々前段の基本ユニット
の出力端子Ｕ２〜Ｔ４を接続するようにする。この図１
４の基本ユニットは、加算器２段毎にパイプライン化し
た乗算回路を時分割多重したものである。また、図１４
の乗算回路を一般化すると、ｋ段の加算器毎にパイプラ
イン化した乗算回路を時分割多重した回路を使用するこ
とにより、ｌｎ／ｋ本の信号線を使用して語長ｎビット
のデータが伝送されて来るシステム用の乗算回路も容易
に構成することができる。

【００４２】このように、本発明は上述実施例に限定さ
れず本発明の要旨を逸脱しない範囲で種々の構成を取り
得ることは勿論である。

【００４３】

【発明の効果】本発明によれば、予め演算ユニット内に
設定されている他方の数のビット数を調整することによ
り、演算速度をそのシステムに合う最適の速度に設定で
きると共に、演算ユニットを繰り返して使用するように
しているので、回路規模を小さくすることができる利益
がある。

【図面の簡単な説明】

【図１】本発明による乗算回路の第１実施例を示す構成
図である。

【図２】第１実施例中の基本ユニットを示す構成図であ
る。

【図３】第１実施例の３ビット×３ビットの乗算の一例
を示す線図である。

【図４】第１実施例の入出力データの一例を示すタイミ
ングチャート図である。

【図５】図３の計算を分解した計算の流れを示す線図で
ある。

【図６】図５の計算を実行するときの第１実施例の動作
の説明に供するタイミングチャート図である。

【図７】本発明による乗算回路の第２実施例を示す構成
図である。

【図８】第２実施例の入出力データの一例を示すタイミ
ングチャート図である。

【図９】第２実施例の６ビット×３ビットの乗算の一例
を示す線図である。

【図１０】図９の乗算を分解した計算の流れを示す線図
である。

【図１１】本発明による乗算回路の第３実施例を示す構
成図である。

【図１２】第３実施例の入出力データの一例を示す線図
である。

【図１３】第３実施例の３ビット×６ビットの乗算の一
例を示す線図である。

【図１４】基本ユニットの他の例を示す構成図である。

【図１５】従来の乗算回路の一例の要部を示す構成図で
ある。

【図１６】従来の乗算回路の他の例の要部を示す構成図
である。

【図１７】信号を時分割的に伝送するシステムの一例を
示すタイミングチャート図である。

【図１８】信号を時分割的に伝送するシステムの他の例
を示すタイミングチャート図である。

【符号の説明】

６　　基本ユニット ７，８　　パラレル／シリアル変換器 ９　　全加算器 １０　　レジスタ １１〜１３　　アンドゲート １８，１９　　全加算器 ２０Ａ〜２０Ｄ　　レジスタ ａ０　　入力データ ｑ０，ｑ１　　出力データ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　シリアルに入力される一方の数の各ビ
   ットのデータと予め設定されている他方の数との乗算結
   果を順次桁上げ出力をフィードバックしながら累加算し
   て最小桁のデータをシリアルに出力する１段又は並列接
   続された複数段の演算ユニットと、該１段又は複数段の
   演算ユニットの最小桁を除く累加算結果をシリアル変換
   するパラレル／シリアル変換回路と、該パラレル／シリ
   アル変換回路よりシリアルに出力されるデータを順次桁
   上げ出力をフィードバックしながら累加算して最小桁の
   データをシリアルに出力する加算回路とを有する乗算回
   路。