JPH04257906A - 定電流回路 - Google Patents
定電流回路Info
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- JPH04257906A JPH04257906A JP3019593A JP1959391A JPH04257906A JP H04257906 A JPH04257906 A JP H04257906A JP 3019593 A JP3019593 A JP 3019593A JP 1959391 A JP1959391 A JP 1959391A JP H04257906 A JPH04257906 A JP H04257906A
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- Japan
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- current
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は定電流回路に関し、特に
、待機時の消費電流を低減させた定電流回路の回路構成
に関する。
、待機時の消費電流を低減させた定電流回路の回路構成
に関する。
【０００２】
【従来の技術】従来、定電流回路は、アナログ集積回路
において差動増幅器やエミッタホロア（又はソースホロ
ア）回路にバイアス電流を印加したり、各種増幅器の負
荷としてバイアス電流を与えるためなどに広く使われて
いる。
において差動増幅器やエミッタホロア（又はソースホロ
ア）回路にバイアス電流を印加したり、各種増幅器の負
荷としてバイアス電流を与えるためなどに広く使われて
いる。
【０００３】従来の定電流回路の一例の回路図を図５に
示す。この定電流回路は、上に述べたような利用回路１
に何本かのバイアス電流（図５においては２本で代表す
る）を印加するために、図５に示すように、抵抗Ｒ１
に流れる電流と、ＮＰＮ型のバイポーラトランジスタ（
以後ＮＰＮトランジスタと記す）Ｑ１ ，Ｑ２ および
Ｑ３ と、抵抗Ｒ２ ，Ｒ３ およびＲ４ とからなる
カレントミラー回路２を持っている。
示す。この定電流回路は、上に述べたような利用回路１
に何本かのバイアス電流（図５においては２本で代表す
る）を印加するために、図５に示すように、抵抗Ｒ１
に流れる電流と、ＮＰＮ型のバイポーラトランジスタ（
以後ＮＰＮトランジスタと記す）Ｑ１ ，Ｑ２ および
Ｑ３ と、抵抗Ｒ２ ，Ｒ３ およびＲ４ とからなる
カレントミラー回路２を持っている。
【０００４】ＮＰＮトランジスタＱ４ は、抵抗Ｒ１
の一端を入力とし又、ＮＰＮトランジスタＱ１ ，Ｑ２
およびＱ３ のベースを出力とするエミッタホロア回
路として動作する。尚、このトランジスタＱ４ を設け
る代りに、トランジスタＱ１ のコレクタとベースとを
直接ダイオード接続した定電流回路が用いられることも
ある。
の一端を入力とし又、ＮＰＮトランジスタＱ１ ，Ｑ２
およびＱ３ のベースを出力とするエミッタホロア回
路として動作する。尚、このトランジスタＱ４ を設け
る代りに、トランジスタＱ１ のコレクタとベースとを
直接ダイオード接続した定電流回路が用いられることも
ある。
【０００５】この定電流回路の電源４としては、外部か
ら集積回路に印加される電源、もしくは集積回路の中で
発生される電圧源が用いられる。
ら集積回路に印加される電源、もしくは集積回路の中で
発生される電圧源が用いられる。
【０００６】ところで、このような定電流回路によって
バイアス電流を与えられる利用回路１についてみると、
この利用回路１を、非選択時や待機時に停止させたい場
合がしばしばあり、このような時には、定電流回路をオ
フさせることによって利用回路を停止させる。
バイアス電流を与えられる利用回路１についてみると、
この利用回路１を、非選択時や待機時に停止させたい場
合がしばしばあり、このような時には、定電流回路をオ
フさせることによって利用回路を停止させる。
【０００７】図５におけるＮＰＮトランジスタＱ５１は
、この目的のために設けられたものであって、制御端子
３の電位をハイにするとトランジスタＱ５１がオンし、
このトランジスタのコレクタに接続されたカレントミラ
ー回路２の入力電圧がほぼ０Ｖになるので、利用回路１
をオフにすることができる。
、この目的のために設けられたものであって、制御端子
３の電位をハイにするとトランジスタＱ５１がオンし、
このトランジスタのコレクタに接続されたカレントミラ
ー回路２の入力電圧がほぼ０Ｖになるので、利用回路１
をオフにすることができる。
【０００８】
【発明が解決しようとする課題】上述したように、従来
の定電流回路では、利用回路１をオフするためにＮＰＮ
トランジスタＱ５１をオンさせた場合、ＮＰＮトランジ
スタＱ２ およびＱ３ はオフなり、利用回路１には電
流を供給しない。
の定電流回路では、利用回路１をオフするためにＮＰＮ
トランジスタＱ５１をオンさせた場合、ＮＰＮトランジ
スタＱ２ およびＱ３ はオフなり、利用回路１には電
流を供給しない。
【０００９】ところがこの場合、抵抗Ｒ１ とトランジ
スタＱ５１とを通して電流が流れるめ、その電力消費が
問題となる。特に、電池駆動の機器に用いられる集積回
路であっていくつもの定電流回路を有する場合には大き
な問題となる。
スタＱ５１とを通して電流が流れるめ、その電力消費が
問題となる。特に、電池駆動の機器に用いられる集積回
路であっていくつもの定電流回路を有する場合には大き
な問題となる。
【００１０】一方、上記の消費電力の問題を形決するた
めに、抵抗Ｒ１ に直列にアナログスイッチ回路を挿入
した定電流回路が実用化されている。
めに、抵抗Ｒ１ に直列にアナログスイッチ回路を挿入
した定電流回路が実用化されている。
【００１１】しかし、このような定電流回路では、抵抗
Ｒ１ の値に対してアナログスイッチ回路のオン抵抗が
加わるので、電流の精度が悪化するという欠点がある。 この電流精度の悪化を避けるためには、アナログスイッ
チ回路のオン抵抗を充分低くすることが有効であるが、
このためには大きなトランジスタを用いる必要があり、
高価になってしまう。
Ｒ１ の値に対してアナログスイッチ回路のオン抵抗が
加わるので、電流の精度が悪化するという欠点がある。 この電流精度の悪化を避けるためには、アナログスイッ
チ回路のオン抵抗を充分低くすることが有効であるが、
このためには大きなトランジスタを用いる必要があり、
高価になってしまう。
【００１２】本発明は上記のような問題に鑑みてなされ
たものであって、停止時には全く電流が流れず、利用時
にはスイッチングトランジスタによる電流精度の悪化が
生ずることのない定電流回路を簡単な手段で実現するこ
とを目的とする。
たものであって、停止時には全く電流が流れず、利用時
にはスイッチングトランジスタによる電流精度の悪化が
生ずることのない定電流回路を簡単な手段で実現するこ
とを目的とする。
【００１３】
【課題を解決するための手段】本発明の定電流回路は、
外部の回路に電流を供給する電流源トランジスタと、制
御電極がこの電流源トランジスタの制御電極に接続され
たバイアストランジスタと、前記バイアストランジスタ
に基準電流を与える基準電流源とを含み、前記バイアス
トランジスタの基準電流源側の電極と制御電極とを接続
する接続手段を介して前記バイアストランジスタの制御
電極と前記電流源トランジスタの制御電極とに同等のバ
イアスを印加することによって前記電流源トランジスタ
の出力電流を前記基準電流と同等ならしめるように制御
する型の定電流回路において、前記接続手段に直列に、
スイッチングトランジスタを設けたことを特徴とする。
外部の回路に電流を供給する電流源トランジスタと、制
御電極がこの電流源トランジスタの制御電極に接続され
たバイアストランジスタと、前記バイアストランジスタ
に基準電流を与える基準電流源とを含み、前記バイアス
トランジスタの基準電流源側の電極と制御電極とを接続
する接続手段を介して前記バイアストランジスタの制御
電極と前記電流源トランジスタの制御電極とに同等のバ
イアスを印加することによって前記電流源トランジスタ
の出力電流を前記基準電流と同等ならしめるように制御
する型の定電流回路において、前記接続手段に直列に、
スイッチングトランジスタを設けたことを特徴とする。
【００１４】
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。図１は本発明の第１の実施例の回
路図である。
を参照して説明する。図１は本発明の第１の実施例の回
路図である。
【００１５】本実施例は、前述した従来の定電流回路の
うち、ＮＰＮトランジスタＱ１ のコレクタとベースと
をダイオード接続した構成の定電流回路に対して本発明
を適用したものである。
うち、ＮＰＮトランジスタＱ１ のコレクタとベースと
をダイオード接続した構成の定電流回路に対して本発明
を適用したものである。
【００１６】本実施例が従来の定電流回路と異なる点は
、従来の定電流回路におけるＮＰＮトランジスタＱ５１
を取り除き、２つのＮチャンネルＭＯＳトランジスタ（
以後ＮＭＯＳトランジスタと記す）Ｑ１１およびＱ１２
並びにインバータ１１を設けた点にある。
、従来の定電流回路におけるＮＰＮトランジスタＱ５１
を取り除き、２つのＮチャンネルＭＯＳトランジスタ（
以後ＮＭＯＳトランジスタと記す）Ｑ１１およびＱ１２
並びにインバータ１１を設けた点にある。
【００１７】本実施例では、ＮＰＮトランジスタＱ１
のコレクタとベースとの間にＮＭＯＳトランジスタＱ１
２を接続し、ＮＰＮトランジスタＱ１ のベースと接地
端子との間にＮＭＯＳトランジスタＱ１１を接続してい
る。そして、この２つのＮＭＯＳトランジスタの導通状
態は、インバータ１１が設けられていることによって、
相反するように制御される。
のコレクタとベースとの間にＮＭＯＳトランジスタＱ１
２を接続し、ＮＰＮトランジスタＱ１ のベースと接地
端子との間にＮＭＯＳトランジスタＱ１１を接続してい
る。そして、この２つのＮＭＯＳトランジスタの導通状
態は、インバータ１１が設けられていることによって、
相反するように制御される。
【００１８】以下に本実施例の動作について述べる。制
御端子３の電位がロウの時は、スイッチング用のＮＭＯ
ＳトランジスタＱ１１がオフする。一方、ＮＭＯＳトラ
ンジスタＱ１２はオンする。
御端子３の電位がロウの時は、スイッチング用のＮＭＯ
ＳトランジスタＱ１１がオフする。一方、ＮＭＯＳトラ
ンジスタＱ１２はオンする。
【００１９】この結果、ＮＰＮトランジスタＱ１ はコ
レクタ・ベース間がショートされたダイオードとして動
作し、従来の定電流回路と同じくカレントミラー回路が
形成される。
レクタ・ベース間がショートされたダイオードとして動
作し、従来の定電流回路と同じくカレントミラー回路が
形成される。
【００２０】この際、ＮＭＯＳトランジスタＱ１２には
、ＮＰＮトランジスタＱ１ ，Ｑ２ およびＱ３ のベ
ース電流が流れるが、この値はＮＰＮトランジスタＱ１
のコレクタ電流、すなわち抵抗Ｒ１ に流れる電流に
比べて約１／１００であるので、ＮＭＯＳトランジスタ
Ｑ１２のオン抵抗を気にせずに小さなサイズのトランジ
スタを使用することができ、安価である。
、ＮＰＮトランジスタＱ１ ，Ｑ２ およびＱ３ のベ
ース電流が流れるが、この値はＮＰＮトランジスタＱ１
のコレクタ電流、すなわち抵抗Ｒ１ に流れる電流に
比べて約１／１００であるので、ＮＭＯＳトランジスタ
Ｑ１２のオン抵抗を気にせずに小さなサイズのトランジ
スタを使用することができ、安価である。
【００２１】一方、制御端子３の電位がハイの時は、Ｎ
ＭＯＳトランジスＱ１２がオフし、反対にＮＭＯＳトラ
ンジスタＱ１１がオンする。従ってこの時は、ＮＰＮト
ランジスタＱ１ ，Ｑ２ およびＱ３ のベースにはバ
イアスが印加されないので、これらのトランジスタはオ
フとなり、利用回路１の動作を停止することができる。
ＭＯＳトランジスＱ１２がオフし、反対にＮＭＯＳトラ
ンジスタＱ１１がオンする。従ってこの時は、ＮＰＮト
ランジスタＱ１ ，Ｑ２ およびＱ３ のベースにはバ
イアスが印加されないので、これらのトランジスタはオ
フとなり、利用回路１の動作を停止することができる。
【００２２】この時、ＮＰＮトランジスタＱ１ がオフ
であるから抵抗Ｒ１ には電流が流れない。又、インバ
ータ１１をＣＭＯＳ構成で作った場合にはこのインバー
タ１１での消費電流も０である。従って、図１に示す本
実施例では、停止時には全く電流が流れない。
であるから抵抗Ｒ１ には電流が流れない。又、インバ
ータ１１をＣＭＯＳ構成で作った場合にはこのインバー
タ１１での消費電流も０である。従って、図１に示す本
実施例では、停止時には全く電流が流れない。
【００２３】尚、ＮＭＯＳトランジスタＱ１１はなくて
も動作には支障ないが、切り変え動作を高速にするため
に挿入されたものである。
も動作には支障ないが、切り変え動作を高速にするため
に挿入されたものである。
【００２４】次に、本発明の第２の実施例について述べ
る。図２は本発明の第２の実施例の回路構成を示す回路
図である。
る。図２は本発明の第２の実施例の回路構成を示す回路
図である。
【００２５】本実施例は、図１に示す第１の実施例に、
ＮＰＮトランジスタＱ４ を付加したものである。
ＮＰＮトランジスタＱ４ を付加したものである。
【００２６】ＮＰＮトランジスタＱ４ はエミッタホロ
アとして動作し、ＮＭＯＳトランジスタＱ１２に流れる
電流（すなわちＮＰＮトランジスタＱ１ ，Ｑ２ およ
びＱ３ のベース電流）を自らのコレクタから供給し、
ＮＭＯＳトランジスタＱ１２のベース側からの電流を電
流増幅度分の一（通常１／１００程度）にして、カレン
トミラー回路の入力への影響を軽減している。
アとして動作し、ＮＭＯＳトランジスタＱ１２に流れる
電流（すなわちＮＰＮトランジスタＱ１ ，Ｑ２ およ
びＱ３ のベース電流）を自らのコレクタから供給し、
ＮＭＯＳトランジスタＱ１２のベース側からの電流を電
流増幅度分の一（通常１／１００程度）にして、カレン
トミラー回路の入力への影響を軽減している。
【００２７】すなわち、ＮＰＮバイポーラトランジスタ
Ｑ４ を設けることによって、ＮＭＯＳトランジスタＱ
１２をバイポーラトランジスタで構成しても、そのベー
ス電流などがカレントミラー回路の入力に影響しないよ
うにすることができる。
Ｑ４ を設けることによって、ＮＭＯＳトランジスタＱ
１２をバイポーラトランジスタで構成しても、そのベー
ス電流などがカレントミラー回路の入力に影響しないよ
うにすることができる。
【００２８】従って、本実施例によれば、ＮＭＯＳトラ
ンジスタＱ１２をバイポーラトランジスタで構成するこ
とが可能であり、回路構成の融通性が向上する。
ンジスタＱ１２をバイポーラトランジスタで構成するこ
とが可能であり、回路構成の融通性が向上する。
【００２９】次に、本発明の第３の実施例について説明
する。図３は、本発明の第３の実施例の回路構成を示す
回路図である。
する。図３は、本発明の第３の実施例の回路構成を示す
回路図である。
【００３０】本実施例は、図２に示す第２の実施例にお
いて、ＮＰＮトランジスタをＰＮＰトランジスタに替え
たものである。又、本実施例では、図２におけるＮＭＯ
ＳトランジスタＱ１１を、第２の実施例とは反対導電型
のＰＭＯＳトランジスタＱ１１Ｐに置き替え、更にイン
バータ１１を取り除いてある。尚、図３では、図２中の
対応する回路素子に、添時Ｐ をつけて表わしている。
いて、ＮＰＮトランジスタをＰＮＰトランジスタに替え
たものである。又、本実施例では、図２におけるＮＭＯ
ＳトランジスタＱ１１を、第２の実施例とは反対導電型
のＰＭＯＳトランジスタＱ１１Ｐに置き替え、更にイン
バータ１１を取り除いてある。尚、図３では、図２中の
対応する回路素子に、添時Ｐ をつけて表わしている。
【００３１】図３において、制御端子３の電位がロウの
場合は、スイッチング用のＰＭＯＳトランジスタＱ１１
Ｐ がオンし、ＰＮＰトランジスタＱ１Ｐ，Ｑ２Ｐおよ
びＱ３Ｐをオフさせる。この時、スイッチング用のＮＭ
ＯＳトランジスタＱ１２Ｐ はオフであり、ＰＮＰトラ
ンジスタＱ４Ｐはベースバイアスを切られるのでオフに
なっている。
場合は、スイッチング用のＰＭＯＳトランジスタＱ１１
Ｐ がオンし、ＰＮＰトランジスタＱ１Ｐ，Ｑ２Ｐおよ
びＱ３Ｐをオフさせる。この時、スイッチング用のＮＭ
ＯＳトランジスタＱ１２Ｐ はオフであり、ＰＮＰトラ
ンジスタＱ４Ｐはベースバイアスを切られるのでオフに
なっている。
【００３２】一方、制御端子３の電位がハイの時は、Ｐ
ＭＯＳトランジスタＱ１１Ｐ がオフになり、ＮＭＯＳ
トラジスタＱ１２Ｐ がオンするので、本実施例は、通
常のカレントミラー回路として動作する。
ＭＯＳトランジスタＱ１１Ｐ がオフになり、ＮＭＯＳ
トラジスタＱ１２Ｐ がオンするので、本実施例は、通
常のカレントミラー回路として動作する。
【００３３】尚、ＮＭＯＳトランジスタＱ１２Ｐ に流
れる電流は、ＰＮＰトランジスタＱ１Ｐ，Ｑ２Ｐおよび
Ｑ３Ｐのベース電流の電流増幅度分の一であり、ＰＮＰ
トランジスタＱ１Ｐのコレクタ電流（すなわち抵抗Ｒ１
Ｐに流れる電流）に比べて極めて小さいものである。従
って、ＮＭＯＳトランジスタＱ１２Ｐ のオン抵抗を無
視できるため、このトランジスタのサイズは極めて小さ
なものでよい。
れる電流は、ＰＮＰトランジスタＱ１Ｐ，Ｑ２Ｐおよび
Ｑ３Ｐのベース電流の電流増幅度分の一であり、ＰＮＰ
トランジスタＱ１Ｐのコレクタ電流（すなわち抵抗Ｒ１
Ｐに流れる電流）に比べて極めて小さいものである。従
って、ＮＭＯＳトランジスタＱ１２Ｐ のオン抵抗を無
視できるため、このトランジスタのサイズは極めて小さ
なものでよい。
【００３４】又、本実施例では、スイッチング用のＭＯ
ＳトランジスタＱ１１Ｐ およびＱ１２Ｐに互いに反対
導電型のＭＯＳトランジスタを用いているので、図１に
示す第１の実施例および図２に示す第２の実施例におけ
るインバータ１１を省くことができるという利点もある
。
ＳトランジスタＱ１１Ｐ およびＱ１２Ｐに互いに反対
導電型のＭＯＳトランジスタを用いているので、図１に
示す第１の実施例および図２に示す第２の実施例におけ
るインバータ１１を省くことができるという利点もある
。
【００３５】次に、本発明の第４の実施例について述べ
る。図４は、本発明の第４の実施例の回路構成を示す回
路図である。
る。図４は、本発明の第４の実施例の回路構成を示す回
路図である。
【００３６】本実施例は、図１に示す第１の実施例にお
いて、ＮＰＮトランジスタをＮＭＯＳトランジスタに置
き替えて構成したものであって、第１の実施例と同様の
動作を行なう。
いて、ＮＰＮトランジスタをＮＭＯＳトランジスタに置
き替えて構成したものであって、第１の実施例と同様の
動作を行なう。
【００３７】本実施例では、第１の実施例における抵抗
Ｒ１ の替りに定電流源５を用いている。このような構
成によれば、制御端子３の電位がハイの時にはＮＭＯＳ
トランジスタＱ１２およびＱ４１がオフするので、定電
流源５の電流は流れ込む先がなくなり、結局電流が０に
なってしまう。
Ｒ１ の替りに定電流源５を用いている。このような構
成によれば、制御端子３の電位がハイの時にはＮＭＯＳ
トランジスタＱ１２およびＱ４１がオフするので、定電
流源５の電流は流れ込む先がなくなり、結局電流が０に
なってしまう。
【００３８】本実施例は、第１の実施例の効果を含み、
更に回路をＣＭＯＳトランジスタだけで構成できるとい
う効果も合せ持っている。
更に回路をＣＭＯＳトランジスタだけで構成できるとい
う効果も合せ持っている。
【００３９】
【発明の効果】以上説明したように、本発明は、カレン
トミラー回路のバイアス用トランジスタのコレクタ（又
はドレイン）とベース（又はゲート）を接続する経路に
直列にスイッチングトランジスタを有している。
トミラー回路のバイアス用トランジスタのコレクタ（又
はドレイン）とベース（又はゲート）を接続する経路に
直列にスイッチングトランジスタを有している。
【００４０】従って、本発明によれば、このスイッチン
グトランジスタをオン・オフすることにより、停止時に
は全く電流が流れず、しかも利用時には電流精度の悪化
が生ずることのない定電流回路を、小さなスイッチング
トランジスタを用いた簡単な回路で安価に実現すること
ができる。
グトランジスタをオン・オフすることにより、停止時に
は全く電流が流れず、しかも利用時には電流精度の悪化
が生ずることのない定電流回路を、小さなスイッチング
トランジスタを用いた簡単な回路で安価に実現すること
ができる。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】本発明の第３の実施例の回路図である。
【図４】本発明の第４の実施例の回路図である。
【図５】従来の定電流回路の一例の回路図である。
１ 利用回路
２ カレントミラー回路
３ 制御端子
４ 電源
５ 定電流源
１１ インバータ
Claims (2)
- 【請求項１】 外部の回路に電流を供給する電流源ト
ランジスタと、制御電極がこの電流源トランジスタの制
御電極に接続されたバイアストランジスタと、前記バイ
アストランジスタに基準電流を与える基準電流源とを含
み、前記バイアストランジスタの基準電流源側の電極と
制御電極とを接続する接続手段を介して前記バイアスト
ランジスタの制御電極と前記電流源トランジスタの制御
電極とに同等のバイアスを印加することによって、前記
電流源トランジスタの出力電流を前記基準電流と同等な
らしめるように制御する型の定電流回路において、前記
接続手段に直列に、スイッチングトランジスタを設けた
ことを特徴とする定電流回路。 - 【請求項２】 請求項１記載の定電流回路において、
前記バイアストランジスタの制御電極と接地端子との間
に設けられた第２のスイッチングトランジスタと、この
第２のスイッチングトランジスタの導通状態と前記接続
手段に直列に設けられたスイッチングトランジスタの導
通状態とを互いに相反するように制御する手段とを有す
ることを特徴とする定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019593A JP2776034B2 (ja) | 1991-02-13 | 1991-02-13 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019593A JP2776034B2 (ja) | 1991-02-13 | 1991-02-13 | 定電流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04257906A true JPH04257906A (ja) | 1992-09-14 |
| JP2776034B2 JP2776034B2 (ja) | 1998-07-16 |
Family
ID=12003544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3019593A Expired - Fee Related JP2776034B2 (ja) | 1991-02-13 | 1991-02-13 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776034B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006109484A (ja) * | 2004-10-06 | 2006-04-20 | Agere Systems Inc | 高速のターンオン時間を有する電流ミラー |
| US7307470B2 (en) * | 2004-11-11 | 2007-12-11 | Nec Electronics Corporation | Semiconductor device with leakage current compensating circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140486A (ja) * | 1986-12-03 | 1988-06-13 | Hitachi Ltd | 半導体装置 |
| JPH02216903A (ja) * | 1988-11-21 | 1990-08-29 | Nec Corp | カレント・ミラー回路 |
-
1991
- 1991-02-13 JP JP3019593A patent/JP2776034B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140486A (ja) * | 1986-12-03 | 1988-06-13 | Hitachi Ltd | 半導体装置 |
| JPH02216903A (ja) * | 1988-11-21 | 1990-08-29 | Nec Corp | カレント・ミラー回路 |
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|---|---|---|---|---|
| JP2006109484A (ja) * | 2004-10-06 | 2006-04-20 | Agere Systems Inc | 高速のターンオン時間を有する電流ミラー |
| US7307470B2 (en) * | 2004-11-11 | 2007-12-11 | Nec Electronics Corporation | Semiconductor device with leakage current compensating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2776034B2 (ja) | 1998-07-16 |
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