JPH04257907A - リセット回路 - Google Patents
リセット回路Info
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- JPH04257907A JPH04257907A JP3019610A JP1961091A JPH04257907A JP H04257907 A JPH04257907 A JP H04257907A JP 3019610 A JP3019610 A JP 3019610A JP 1961091 A JP1961091 A JP 1961091A JP H04257907 A JPH04257907 A JP H04257907A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はリセット回路に関し、特
にランダムアクセスメモリを内蔵するデータ処理装置の
リセット回路に関する。
にランダムアクセスメモリを内蔵するデータ処理装置の
リセット回路に関する。
【０００２】
【従来の技術】従来、データ処理装置はランダムアクセ
スメモリ（以下、ＲＡＭと称す）や処理回路（以下、Ｃ
ＰＵと称す）を有し、ＣＰＵに対する割込みのためのリ
セット回路が設けられている。
スメモリ（以下、ＲＡＭと称す）や処理回路（以下、Ｃ
ＰＵと称す）を有し、ＣＰＵに対する割込みのためのリ
セット回路が設けられている。
【０００３】図８はかかる従来の一例を示すリセット回
路を含んだデータ処理装置のブロック図である。図８に
示すように、従来のリセット回路２Ａはノイズ除去回路
１を介して受信したリセット信号ＲＥＳをセット・リセ
ットフリップフロップ（Ｒ・ＳＦＦ）３とインバータ４
とで記憶したり、リセットしたりし、内部リセット信号
ＩＲＥＳを出力する。ＣＰＵ６はリセット回路２Ａの内
部リセット信号ＩＲＥＳにより初期化される。すなわち
、外部からのリセット信号ＲＥＳはノイズ除去回路１を
通してリセット回路２ＡのＲ・ＳＦＦ３のセット端子に
入力される。また、ノイズ除去回路１の出力はインバー
タ４を通してＲ・ＳＦＦ３のリセット端子に入力される
。尚、ノイズ除去回路１はパルス状のノイズによって内
部リセット信号ＩＲＥＳを発生し、リセット動作をしな
いためのものである。一方、ＣＰＵ６はアドレスバス８
とデータバス９によりＲＡＭ７に接続され、しかも書込
信号ＷＲＲ（ＷＲの反転相補信号）と読出信号ＲＤＲ（
ＲＤの反転相補信号）をＲＡＭ７へ出力する。
路を含んだデータ処理装置のブロック図である。図８に
示すように、従来のリセット回路２Ａはノイズ除去回路
１を介して受信したリセット信号ＲＥＳをセット・リセ
ットフリップフロップ（Ｒ・ＳＦＦ）３とインバータ４
とで記憶したり、リセットしたりし、内部リセット信号
ＩＲＥＳを出力する。ＣＰＵ６はリセット回路２Ａの内
部リセット信号ＩＲＥＳにより初期化される。すなわち
、外部からのリセット信号ＲＥＳはノイズ除去回路１を
通してリセット回路２ＡのＲ・ＳＦＦ３のセット端子に
入力される。また、ノイズ除去回路１の出力はインバー
タ４を通してＲ・ＳＦＦ３のリセット端子に入力される
。尚、ノイズ除去回路１はパルス状のノイズによって内
部リセット信号ＩＲＥＳを発生し、リセット動作をしな
いためのものである。一方、ＣＰＵ６はアドレスバス８
とデータバス９によりＲＡＭ７に接続され、しかも書込
信号ＷＲＲ（ＷＲの反転相補信号）と読出信号ＲＤＲ（
ＲＤの反転相補信号）をＲＡＭ７へ出力する。
【０００４】図９は図８に示すリセット回路の動作を説
明するためのタイミング図である。図９に示すように、
リセット信号ＲＥＳが論理値１になると、Ｒ・ＳＦＦ３
がセットされ、内部リセット信号ＩＲＥＳが１になる。 通常、内部動作とリセット信号ＲＥＳは同期関係がない
ため、ＲＡＭ７に書込み動作中にリセット信号ＲＥＳが
論理値１となることがある。すなわち、リセット信号Ｒ
ＥＳはＣＰＵ６の動作とは同期なしに入力されるため、
ＲＡＭ７へデータ書込み中にリセット信号ＲＥＳが論理
値１になると、書込信号ＷＲＲの信号幅が図示のように
短くなる。通常の信号幅は図中の破線で示す。従って、
データバス９上のデータが書込まれる前に書込み信号Ｗ
ＲＲが途切れてしまい、ＲＡＭ７に誤ったデータが書込
まれてしまう。
明するためのタイミング図である。図９に示すように、
リセット信号ＲＥＳが論理値１になると、Ｒ・ＳＦＦ３
がセットされ、内部リセット信号ＩＲＥＳが１になる。 通常、内部動作とリセット信号ＲＥＳは同期関係がない
ため、ＲＡＭ７に書込み動作中にリセット信号ＲＥＳが
論理値１となることがある。すなわち、リセット信号Ｒ
ＥＳはＣＰＵ６の動作とは同期なしに入力されるため、
ＲＡＭ７へデータ書込み中にリセット信号ＲＥＳが論理
値１になると、書込信号ＷＲＲの信号幅が図示のように
短くなる。通常の信号幅は図中の破線で示す。従って、
データバス９上のデータが書込まれる前に書込み信号Ｗ
ＲＲが途切れてしまい、ＲＡＭ７に誤ったデータが書込
まれてしまう。
【０００５】
【発明が解決しようとする課題】一般に、リセット信号
はＣＰＵの全ての動作の中で最優先で処理されるので、
最優先の割込みと考えることができる。しかしながら、
上述した従来のリセット回路はＲＡＭのデータを破壊す
る可能性があり、リセット信号が入った時のＲＡＭの状
態を保存できないので、割込み信号として使用すること
が困難であるという欠点がある。また、リセット信号に
よりデータ処理装置の同期をとるようなシステムでは、
ＲＡＭのデータ破壊により、リセット信号を正常に同期
してもプログラムの実行が異常になるという欠点がある
。
はＣＰＵの全ての動作の中で最優先で処理されるので、
最優先の割込みと考えることができる。しかしながら、
上述した従来のリセット回路はＲＡＭのデータを破壊す
る可能性があり、リセット信号が入った時のＲＡＭの状
態を保存できないので、割込み信号として使用すること
が困難であるという欠点がある。また、リセット信号に
よりデータ処理装置の同期をとるようなシステムでは、
ＲＡＭのデータ破壊により、リセット信号を正常に同期
してもプログラムの実行が異常になるという欠点がある
。
【０００６】本発明の目的は、かかるリセット信号を割
込み信号として使用することができ、しかもＲＡＭデー
タの破壊を防止してプログラムの実行を保証することの
できるリセット回路を提供することにある。
込み信号として使用することができ、しかもＲＡＭデー
タの破壊を防止してプログラムの実行を保証することの
できるリセット回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明のリセット回路は
、ランダムアクセスメモリに接続された処理回路をリセ
ットするリセット回路において、リセット要求があった
ことを記憶する記憶手段と、前記記憶手段の出力および
前記ランダムアクセスメモリに対するアクセス信号の同
期をとる同期化手段とを有して構成される。
、ランダムアクセスメモリに接続された処理回路をリセ
ットするリセット回路において、リセット要求があった
ことを記憶する記憶手段と、前記記憶手段の出力および
前記ランダムアクセスメモリに対するアクセス信号の同
期をとる同期化手段とを有して構成される。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の第一の実施例を示すリセッ
ト回路を含んだデータ処理装置のブロック図である。図
１に示すように、データ処理装置はノイズ除去回路１と
リセット回路２およびＣＰＵ６とＲＡＭ７とを含み、本
実施例のリセット回路２はリセット信号ＲＥＳを記憶す
るＲ・ＳＦＦ３と、インバータ４と、このＲ・ＳＦＦ３
の出力およびＲＡＭ７に対するアクセス信号の同期をと
るＤラッチ５とを備えている。まず、リセット信号ＲＥ
Ｓはノイズ除去回路１を通してリセット回路２のＲ・Ｓ
ＦＦ３のセット端子に入力される。また、ノイズ除去回
路１の出力はインバータ４を通してＲ・ＳＦＦ３のリセ
ット端子に入力される。このＲ・ＳＦＦ３の出力はＤラ
ッチ５に入力され、またＤラッチ５のゲート端子にはＣ
ＰＵ６の書込信号ＷＲＲが入力される。Ｄラッチ５の出
力は内部リセット信号ＩＲＥＳであり、データ処理装置
内の回路に供給される。ＣＰＵ６はアドレスバス８をデ
ータバス９でＲＡＭ７に接続され、しかもＲＡＭ７に対
して書込信号ＷＲＲと読出信号ＲＤＲを出力する。ここ
で、かかるリセット回路２の動作において、ＲＡＭ７に
対して書込中（ＷＲＲ＝１）以外にリセット信号ＲＥＳ
が論理値１になると、Ｒ・ＳＦＦ３の出力は論理値１に
なる。ＣＰＵ６の書込信号ＷＲＲは論理値１であること
から、Ｄラッチ５はＲ・ＳＦＦ３の出力をラッチする。 このＤラッチ５の出力が論理値１となるので、内部リセ
ット信号ＩＲＥＳが出力され、各回路はリセット動作を
始める。
ト回路を含んだデータ処理装置のブロック図である。図
１に示すように、データ処理装置はノイズ除去回路１と
リセット回路２およびＣＰＵ６とＲＡＭ７とを含み、本
実施例のリセット回路２はリセット信号ＲＥＳを記憶す
るＲ・ＳＦＦ３と、インバータ４と、このＲ・ＳＦＦ３
の出力およびＲＡＭ７に対するアクセス信号の同期をと
るＤラッチ５とを備えている。まず、リセット信号ＲＥ
Ｓはノイズ除去回路１を通してリセット回路２のＲ・Ｓ
ＦＦ３のセット端子に入力される。また、ノイズ除去回
路１の出力はインバータ４を通してＲ・ＳＦＦ３のリセ
ット端子に入力される。このＲ・ＳＦＦ３の出力はＤラ
ッチ５に入力され、またＤラッチ５のゲート端子にはＣ
ＰＵ６の書込信号ＷＲＲが入力される。Ｄラッチ５の出
力は内部リセット信号ＩＲＥＳであり、データ処理装置
内の回路に供給される。ＣＰＵ６はアドレスバス８をデ
ータバス９でＲＡＭ７に接続され、しかもＲＡＭ７に対
して書込信号ＷＲＲと読出信号ＲＤＲを出力する。ここ
で、かかるリセット回路２の動作において、ＲＡＭ７に
対して書込中（ＷＲＲ＝１）以外にリセット信号ＲＥＳ
が論理値１になると、Ｒ・ＳＦＦ３の出力は論理値１に
なる。ＣＰＵ６の書込信号ＷＲＲは論理値１であること
から、Ｄラッチ５はＲ・ＳＦＦ３の出力をラッチする。 このＤラッチ５の出力が論理値１となるので、内部リセ
ット信号ＩＲＥＳが出力され、各回路はリセット動作を
始める。
【００１０】図２は図１に示すリセット回路の動作を説
明するためのタイミング図である。図２に示すように、
ここではＲＡＭ７に対して書込中（ＷＲＲ＝０）にリセ
ット信号ＲＥＳが論理値１になったときの動作を説明す
る。まず、ＣＰＵ６がＲＡＭ７に対して書込みを指示す
ると、書込信号ＷＲＲが論理値０となり、タイミングＴ
２でＲＡＭ７にデータの書込みを始める。このＲＡＭ７
に対するデータ書込み中にリセット信号ＲＥＳが論理値
１になると、Ｒ・ＳＦＦ３の出力は論理値１となるもの
の、ＣＰＵ６の書込信号ＷＲＲが論理値０であるため、
Ｄラッチ５は保持を続ける。すなわち、Ｄラッチ５の出
力は論理値０であり、内部リセット信号ＩＲＥＳは出力
されない。この状態はタイミングＴ３に示すとおりであ
る。更に、ＲＡＭ７に対するデータ書込みが終了し、Ｃ
ＰＵ６からの書込信号ＷＲＲが論理値１になると、Ｄラ
ッチ５はＲ・ＳＦＦ３の出力をラッチする。このＤラッ
チ５のラッチにより、その出力は論理値１になり、タイ
ミングＴ４区間で内部リセット信号ＩＲＥＳが出力され
る。
明するためのタイミング図である。図２に示すように、
ここではＲＡＭ７に対して書込中（ＷＲＲ＝０）にリセ
ット信号ＲＥＳが論理値１になったときの動作を説明す
る。まず、ＣＰＵ６がＲＡＭ７に対して書込みを指示す
ると、書込信号ＷＲＲが論理値０となり、タイミングＴ
２でＲＡＭ７にデータの書込みを始める。このＲＡＭ７
に対するデータ書込み中にリセット信号ＲＥＳが論理値
１になると、Ｒ・ＳＦＦ３の出力は論理値１となるもの
の、ＣＰＵ６の書込信号ＷＲＲが論理値０であるため、
Ｄラッチ５は保持を続ける。すなわち、Ｄラッチ５の出
力は論理値０であり、内部リセット信号ＩＲＥＳは出力
されない。この状態はタイミングＴ３に示すとおりであ
る。更に、ＲＡＭ７に対するデータ書込みが終了し、Ｃ
ＰＵ６からの書込信号ＷＲＲが論理値１になると、Ｄラ
ッチ５はＲ・ＳＦＦ３の出力をラッチする。このＤラッ
チ５のラッチにより、その出力は論理値１になり、タイ
ミングＴ４区間で内部リセット信号ＩＲＥＳが出力され
る。
【００１１】図３は本発明の第二の実施例を示すリセッ
ト回路を含んだデータ処理装置のブロック図である。図
３に示すように、本実施例は前述した第一の実施例と比
較してリセット回路１０の構成が異なる他は同一である
ので、ここではリセット回路１０について説明する。ま
ず、リセット信号ＲＥＳはノイズ除去回路１を通してＲ
・ＳＦＦ３のセット端子に入力され、このＲ・ＳＦＦ３
の出力はＤラッチ５に入力される。Ｄラッチ５のゲート
端子にはＣＰＵ６の書込信号ＷＲＲが入力され、その出
力が内部リセット信号ＩＲＥＳになる。また、この内部
リセット信号ＩＲＥＳは本実施例の特徴であり且つ遅延
時間ＴＤを有する遅延回路１１を通してＲ・ＳＦＦ３の
リセット端子に入力される。更に、ＣＰＵ６はアドレス
バス８とデータバス９を介してＲＡＭ７に接続され、し
かもＲＡＭ７に対して書込信号ＷＲＲと読出信号ＲＤＲ
を出力する。
ト回路を含んだデータ処理装置のブロック図である。図
３に示すように、本実施例は前述した第一の実施例と比
較してリセット回路１０の構成が異なる他は同一である
ので、ここではリセット回路１０について説明する。ま
ず、リセット信号ＲＥＳはノイズ除去回路１を通してＲ
・ＳＦＦ３のセット端子に入力され、このＲ・ＳＦＦ３
の出力はＤラッチ５に入力される。Ｄラッチ５のゲート
端子にはＣＰＵ６の書込信号ＷＲＲが入力され、その出
力が内部リセット信号ＩＲＥＳになる。また、この内部
リセット信号ＩＲＥＳは本実施例の特徴であり且つ遅延
時間ＴＤを有する遅延回路１１を通してＲ・ＳＦＦ３の
リセット端子に入力される。更に、ＣＰＵ６はアドレス
バス８とデータバス９を介してＲＡＭ７に接続され、し
かもＲＡＭ７に対して書込信号ＷＲＲと読出信号ＲＤＲ
を出力する。
【００１２】図４は図３に示すリセット回路の動作を説
明するためのタイミング図である。図４に示すように、
ここではＲＡＭ７に対するデータ書込中にリセット信号
ＲＥＳが論理値１になったときの動作を説明する。まず
、ＣＰＵ６がＲＡＭ７に対して書込みを指示し、その結
果書込信号ＷＲＲがタイミングＴ２で論理値０になると
、ＲＡＭ７にデータの書込を始める。このＲＡＭ７に対
するデータ書込み中にリセット信号ＲＥＳが論理値１に
なっても、前述した第一の実施例と同様にＣＰＵ６の書
込信号ＷＲＲが論理値１になるまでは、タイミングＴ３
に示すように、内部リセット信号ＩＲＥＳは出力されな
い。次に、リセット信号ＲＥＳが論理値０になっても、
内部リセット信号ＩＲＥＳが出力された後、遅延回路１
１による遅延時間ＴＤの間はＲ・ＳＦＦ３のリセット入
力は論理値０である。従って、タイミングＴ４，Ｔ５に
示すように、Ｒ・ＳＦＦ３は論理値１を出力し、内部リ
セット信号ＩＲＥＳが出力される。更に、内部リセット
信号ＩＲＥＳが出力されてからＴＤの期間を過ぎると、
Ｒ・ＳＦＦ３のリセット入力が論理値１となり、タイミ
ングＴ６に示すように、内部リセット信号ＩＲＥＳは出
力されなくなる。要するに、本実施例では内部リセット
信号ＩＲＥＳの出力時間として遅延回路１１の遅延時間
ＴＤ分を確保できるため、十分なリセット期間がとれる
。
明するためのタイミング図である。図４に示すように、
ここではＲＡＭ７に対するデータ書込中にリセット信号
ＲＥＳが論理値１になったときの動作を説明する。まず
、ＣＰＵ６がＲＡＭ７に対して書込みを指示し、その結
果書込信号ＷＲＲがタイミングＴ２で論理値０になると
、ＲＡＭ７にデータの書込を始める。このＲＡＭ７に対
するデータ書込み中にリセット信号ＲＥＳが論理値１に
なっても、前述した第一の実施例と同様にＣＰＵ６の書
込信号ＷＲＲが論理値１になるまでは、タイミングＴ３
に示すように、内部リセット信号ＩＲＥＳは出力されな
い。次に、リセット信号ＲＥＳが論理値０になっても、
内部リセット信号ＩＲＥＳが出力された後、遅延回路１
１による遅延時間ＴＤの間はＲ・ＳＦＦ３のリセット入
力は論理値０である。従って、タイミングＴ４，Ｔ５に
示すように、Ｒ・ＳＦＦ３は論理値１を出力し、内部リ
セット信号ＩＲＥＳが出力される。更に、内部リセット
信号ＩＲＥＳが出力されてからＴＤの期間を過ぎると、
Ｒ・ＳＦＦ３のリセット入力が論理値１となり、タイミ
ングＴ６に示すように、内部リセット信号ＩＲＥＳは出
力されなくなる。要するに、本実施例では内部リセット
信号ＩＲＥＳの出力時間として遅延回路１１の遅延時間
ＴＤ分を確保できるため、十分なリセット期間がとれる
。
【００１３】図５は本発明の第三の実施例を示すリセッ
ト回路を含んだデータ処理装置のブロック図である。図
５に示すように、本実施例は前述した第二の実施例のリ
セット回路１０にＡＮＤ回路１３を付加した点が異なっ
ている。まず、Ｄラッチ５のゲート端子にはＡＮＤ回路
１３が接続され、ＣＰＵ６の書込信号ＷＲＲと読出信号
ＲＤＲの論理積をとった信号が入力される。また、ＣＰ
Ｕ６はアドレスバス８とデータバス９を介してＲＡＭ７
に接続され、ＲＡＭ７に対して書込信号ＷＲＲと読出信
号ＲＤＲを出力する。かかるアドレスバス８から入力さ
れるアドレスはアドレデコーダ１４に入力されるので、
このデコーダ１４は前記アドレスに対応したデコードア
ドレスと、内部リセット信号ＩＲＥＳをインバータ１５
を通した出力との論理積をとり、ＲＡＭ７に入力される
。また、書込信号ＷＲＲと読出信号ＲＤＲはリセット回
路１２の内部リセット信号ＩＲＥＳとそれぞれ論理和を
とられ、ＲＡＭ７に入力される。
ト回路を含んだデータ処理装置のブロック図である。図
５に示すように、本実施例は前述した第二の実施例のリ
セット回路１０にＡＮＤ回路１３を付加した点が異なっ
ている。まず、Ｄラッチ５のゲート端子にはＡＮＤ回路
１３が接続され、ＣＰＵ６の書込信号ＷＲＲと読出信号
ＲＤＲの論理積をとった信号が入力される。また、ＣＰ
Ｕ６はアドレスバス８とデータバス９を介してＲＡＭ７
に接続され、ＲＡＭ７に対して書込信号ＷＲＲと読出信
号ＲＤＲを出力する。かかるアドレスバス８から入力さ
れるアドレスはアドレデコーダ１４に入力されるので、
このデコーダ１４は前記アドレスに対応したデコードア
ドレスと、内部リセット信号ＩＲＥＳをインバータ１５
を通した出力との論理積をとり、ＲＡＭ７に入力される
。また、書込信号ＷＲＲと読出信号ＲＤＲはリセット回
路１２の内部リセット信号ＩＲＥＳとそれぞれ論理和を
とられ、ＲＡＭ７に入力される。
【００１４】図６は図５に示すリセット回路の書込時の
リセット動作を説明するためのタイミング図である。図
６に示すように、ここではＣＰＵ６からＲＡＭ７に対す
るデータ書込中にリセット信号ＲＥＳが論理値１になっ
たときの動作を説明する。まず、ＣＰＵ６がＲＡＭ７に
対して書込を指示し、書込信号ＷＲＲが論理値０になる
と、タイミングＴ２に示すように、ＲＡＭ７に対するデ
ータ書込を始める。次に、ＲＡＭ７に対するデータ書込
中にリセット信号ＲＥＳが論理値１になっても、前述し
た第二の実施例と同様に、ＣＰＵ６の書込信号ＷＲＲが
論理値１になるまでは、タイミングＴ３に示すように、
内部リセット信号ＩＲＥＳは出力されない。また、リセ
ット信号ＲＥＳが論理値１となっても、遅延回路１１に
より内部リセット信号ＩＲＥＳが立上り且つ遅延時間Ｔ
Ｄの間はＲ・ＳＦＦ３のリセット入力は論理値０である
ため、Ｒ・ＳＦＦ３の出力は論理値１を出力し、タイミ
ングＴ４，Ｔ５に示すように、内部リセット信号ＩＲＥ
Ｓはハイレベルのままである。この内部リセット信号Ｉ
ＲＥＳが出力されている間は書込信号ＷＲＲと読出信号
ＲＤＲは論理値１になり、ＲＡＭ７への書込と読出が禁
止されている。一方、アドレスバス８に関しても、内部
リセット信号ＩＲＥＳが出力されている間はアドレスデ
コーダ１４からのデコード線のデータは論理値０に固定
されている。更に、内部リセット信号ＩＲＥＳが出力さ
れてからＴＤの期間を過ぎると、Ｒ・ＳＦＦ３のリセッ
ト入力が論理値１になり、タイミングＴ６に示すように
、内部リセット信号ＩＲＥＳは出力されなくなる。
リセット動作を説明するためのタイミング図である。図
６に示すように、ここではＣＰＵ６からＲＡＭ７に対す
るデータ書込中にリセット信号ＲＥＳが論理値１になっ
たときの動作を説明する。まず、ＣＰＵ６がＲＡＭ７に
対して書込を指示し、書込信号ＷＲＲが論理値０になる
と、タイミングＴ２に示すように、ＲＡＭ７に対するデ
ータ書込を始める。次に、ＲＡＭ７に対するデータ書込
中にリセット信号ＲＥＳが論理値１になっても、前述し
た第二の実施例と同様に、ＣＰＵ６の書込信号ＷＲＲが
論理値１になるまでは、タイミングＴ３に示すように、
内部リセット信号ＩＲＥＳは出力されない。また、リセ
ット信号ＲＥＳが論理値１となっても、遅延回路１１に
より内部リセット信号ＩＲＥＳが立上り且つ遅延時間Ｔ
Ｄの間はＲ・ＳＦＦ３のリセット入力は論理値０である
ため、Ｒ・ＳＦＦ３の出力は論理値１を出力し、タイミ
ングＴ４，Ｔ５に示すように、内部リセット信号ＩＲＥ
Ｓはハイレベルのままである。この内部リセット信号Ｉ
ＲＥＳが出力されている間は書込信号ＷＲＲと読出信号
ＲＤＲは論理値１になり、ＲＡＭ７への書込と読出が禁
止されている。一方、アドレスバス８に関しても、内部
リセット信号ＩＲＥＳが出力されている間はアドレスデ
コーダ１４からのデコード線のデータは論理値０に固定
されている。更に、内部リセット信号ＩＲＥＳが出力さ
れてからＴＤの期間を過ぎると、Ｒ・ＳＦＦ３のリセッ
ト入力が論理値１になり、タイミングＴ６に示すように
、内部リセット信号ＩＲＥＳは出力されなくなる。
【００１５】図７は図５に示すリセット回路の読出時の
リセット動作を説明するためのタイミング図である。図
７に示すように、ここでは、データ読出中にリセット信
号ＲＥＳが論理値１になったときの動作も前述した第６
図の書込動作と同様である。すなわち、内部リセット信
号ＩＲＥＳが出力されてからＴＤの期間を過ぎると、Ｒ
・ＳＦＦ３のリセット入力が論理値１になり、内部リセ
ット信号ＩＲＥＳはタイミングＴ６に示すように出力さ
れなくなる。
リセット動作を説明するためのタイミング図である。図
７に示すように、ここでは、データ読出中にリセット信
号ＲＥＳが論理値１になったときの動作も前述した第６
図の書込動作と同様である。すなわち、内部リセット信
号ＩＲＥＳが出力されてからＴＤの期間を過ぎると、Ｒ
・ＳＦＦ３のリセット入力が論理値１になり、内部リセ
ット信号ＩＲＥＳはタイミングＴ６に示すように出力さ
れなくなる。
【００１６】
【発明の効果】以上説明したように、本発明のリセット
回路はリセット信号の記憶手段と同期化手段を有し、Ｒ
ＡＭに対するアクセス時にはリセット処理を行わないこ
とにより、リセット信号が入力された時にもＲＡＭのデ
ータを保存できるので、リセット信号を割込み入力とし
て使用することが容易になるという効果がある。また、
本発明はデータ処理装置の同期をとるシステムにおいて
、ＲＡＭデータの破壊を防止できるので、プログラムの
実行が保証されるという効果がある。
回路はリセット信号の記憶手段と同期化手段を有し、Ｒ
ＡＭに対するアクセス時にはリセット処理を行わないこ
とにより、リセット信号が入力された時にもＲＡＭのデ
ータを保存できるので、リセット信号を割込み入力とし
て使用することが容易になるという効果がある。また、
本発明はデータ処理装置の同期をとるシステムにおいて
、ＲＡＭデータの破壊を防止できるので、プログラムの
実行が保証されるという効果がある。
【図１】本発明の第一の実施例を示すリセット回路を含
んだデータ処理装置のブロック図である。
んだデータ処理装置のブロック図である。
【図２】図１に示すリセット回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図３】本発明の第二の実施例を示すリセット回路を含
んだデータ処理装置のブロック図である。
んだデータ処理装置のブロック図である。
【図４】図３に示すリセット回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図５】本発明の第三の実施例を示すリセット回路を含
んだデータ処理装置のブロック図である。
んだデータ処理装置のブロック図である。
【図６】図５に示すリセット回路の書込時のリセット動
作を説明するためのタイミング図である。
作を説明するためのタイミング図である。
【図７】図５に示すリセット回路の読出時のリセット動
作を説明するためのタイミング図である。
作を説明するためのタイミング図である。
【図８】従来の一例を示すリセット回路を含んだデータ
処理装置のブロック図である。
処理装置のブロック図である。
【図９】図８に示すリセット回路の動作を説明するため
のタイミング図である。
のタイミング図である。
１ ノイズ除去回路
２，１０，１２ リセット回路
３ セット・リセット・フリップフロップ（Ｒ・
ＳＦＦ） ４ インバータ回路 ５ Ｄラッチ ６ ＣＰＵ ７ ＲＡＭ ８ アドレスバス ９ データバス １１ 遅延回路 １３ アンド回路 １４ アドレスデコーダ ＲＥＳ リセット信号 ＩＲＥＳ 内部リセット信号 ＷＲＲ 書込反転信号 ＲＤＲ 読出反転信号 ＷＥＲ 書込許可反転信号 ＯＥＲ 出力許可反転信号
ＳＦＦ） ４ インバータ回路 ５ Ｄラッチ ６ ＣＰＵ ７ ＲＡＭ ８ アドレスバス ９ データバス １１ 遅延回路 １３ アンド回路 １４ アドレスデコーダ ＲＥＳ リセット信号 ＩＲＥＳ 内部リセット信号 ＷＲＲ 書込反転信号 ＲＤＲ 読出反転信号 ＷＥＲ 書込許可反転信号 ＯＥＲ 出力許可反転信号
Claims (1)
- 【請求項１】 ランダムアクセスメモリに接続された
処理回路をリセットするリセット回路において、リセッ
ト要求があったことを記憶する記憶手段と、前記記憶手
段の出力および前記ランダムアクセスメモリに対するア
クセス信号の同期をとる同期化手段とを有することを特
徴とするリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019610A JPH04257907A (ja) | 1991-02-13 | 1991-02-13 | リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019610A JPH04257907A (ja) | 1991-02-13 | 1991-02-13 | リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04257907A true JPH04257907A (ja) | 1992-09-14 |
Family
ID=12003961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3019610A Pending JPH04257907A (ja) | 1991-02-13 | 1991-02-13 | リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04257907A (ja) |
-
1991
- 1991-02-13 JP JP3019610A patent/JPH04257907A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991207 |