JPH0895830A - 電子機器の異常監視装置 - Google Patents

Abstract

(57)【要約】 【目的】 Ｓ／Ｗが暴走したにもかかわらずＷＤＴリセ
ットが発生した場合において、ＷＤＴリセットよりＳ／
Ｗの暴走を判定することを目的とする。。 【構成】 一定周期ごとにＣＰＵ１Ａに起動をかけるた
めの割り込み信号を生成するＲＴＣ回路６と、ＲＴＣ７
が入力されてからリセットがかかるまでウオッチドッグ
タイマ（ＷＤＴ）フラグ９を有意にするＷＤＴフラグ回
路８と、ＣＰＵ１Ａによる１サイクルのＳ／Ｗ処理が最
後まで実行されることによってＷＤＴフラグ回路８をリ
セットするリセット信号１１を生成するフラグ解除回路
１０と、ＷＤＴフラグ回路８がリセットされる前に次の
ＲＴＣ７が入力した場合にＷＤＴエラーフラグ９を有意
にするラッチ回路１２と、リセット信号１１の出力の変
動を検出してＳ／Ｗの暴走検出信号４２をＣＰＵへ出力
するＳ／Ｗ暴走検出手段３１，３２とを備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＣＰＵの処理による
Ｓ／Ｗが暴走したにも拘わらずＷＤＴリセットが発生し
た場合におけるＳ／Ｗの暴走を監視し、且つ、Ｓ／Ｗ暴
走時にＷＤＴリセットを停止させる電子機器の異常監視
装置に関するものである。

【０００２】

【従来の技術】図１２は、例えば、特開平４−１５３８
５１号公報に開示された従来の電子機器の異常監視装置
の構成を示すブロック図である。図において、１は電子
機器を制御するＣＰＵ、２はＣＰＵ１による処理結果或
いは処理プログラム等を記憶したメモリ、３はＣＰＵ１
に対し外部よりデータ入力及び処理データを出力する入
出力回路、４はＣＰＵ１の基本処理周期を決めるクロッ
ク５を与える発振回路、６は一定周期ごとにＳ／Ｗに起
動をかけるための割り込み信号（ＲＴＣ７）を生成して
ＣＰＵ１へ出力するＲＴＣ回路。

【０００３】８はＲＴＣ７が入力されてからリセットが
かかるまで出力（ＷＴＤフラッグ９）を有意（Ｈレベ
ル）にするＷＤＴフラグ回路、１０は設定した入出力ア
ドレスへのライト命令が入力されたときにＷＤＴフラグ
９をリセットするＷＤＴリセット信号１１を出力するフ
ラグ解除回路、１２はＷＤＴフラグ９がＷＤＴリセット
信号１１でリセットされる前に次のＲＴＣ７が入力した
場合にＷＴＤエラーフラッグ１３をＣＰＵ１へ出力する
ラッチ回路。

【０００４】１４はＣＰＵ１が出力するデータ信号 、
１５はＣＰＵ１が出力するアドレス信号、１６はアドレ
ス信号１５をデコードするデコーダ、１７はメモリ２の
アドレス信号、１８は入出力回路３のアドレス信号、１
９はメモリ２及び入出力回路３へデータ書き込み時にＣ
ＰＵ１から出力されるライト信号、２０はＳ／Ｗ処理実
行中に発振回路５から出力されるクロックを順次格納し
て行き、メモリ２へアドレス信号２１とし出力するＩＮ
Ｃレジスタ。

【０００５】２２はアドレス信号１５をメモリ２に書き
込むタイミングをとるためのディレー回路、２３はアド
レス信号１５をメモリ２にデータとして書き込むために
ディレー回路２２で遅延させたデータ信号、２４はＷＤ
Ｔフラグ９が有意の間はクロック５を出力しＷＤＴフラ
グ９がリセットされて有意でなくなると出力をマスクす
るデータ信号２３を書き込むためのライト信号である。

【０００６】次に従来装置の動作を図１３のタイミング
チャートに従って説明する。Ｓ／Ｗ処理サイクルＴ１は
ＷＤＴエラ−が発生しない場合を示しており、Ｓ／Ｗ処
理サイクルＴ２はＷＤＴエラ−が発生した場合を示して
いる。まず、Ｓ／Ｗ処理サイクルＴ１においてＷＤＴエ
ラ−が発生しない場合の回路の動作を説明する。ＲＴＣ
回路６はＳ／Ｗ処理が正常に実行された場合、最長Ｓ／
Ｗ処理時間より長い周期でＲＴＣ７を発生する。

【０００７】ｔ１１でＣＰＵ１にＲＴＣ７が入力すると
ＷＤＴフラグ９が有意となり、Ｓ／Ｗ処理が開始されて
ｔ１２でＣＰＵ１からアドレス信号１５が出力される。
アドレス信号１５はディレー回路２２で遅延され、メモ
リ２に格納されるデータ信号２３としてｔ１３で出力さ
れる。データ信号２３はＷＤＴフラグ９が有意の間はク
ロック５によるライト信号２４によって、図に示す↑の
タイミングでメモリ２に順次書き込まれる。

【０００８】書き込むメモリアドレスはＩＮＣレジスタ
に格納されたインクリメント値で示す。このメモリアド
レスは設定した初期値から始まり、ＷＤＴフラグ９が有
意の間はクロック５の立ち上がりでインクリメントさ
れ、ＷＤＴフラグ９が有意でなくなるとインクリメント
を停止する。フラグ解除回路１０からＷＤＴリセット信
号１１が入力するとＩＮＣレジスタ２０は初期化され、
メモリアドレスは設定した初期値に戻る。

【０００９】従って、メモリ２には常に最新の１サイク
ルのＳ／Ｗ処理実行アドレスが格納される。１サイクル
のＳ／Ｗ処理が最後まで実行されフラグ解除回路１０か
らｔ１４でＷＤＴリセット信号１１が出力すると、ＷＤ
Ｔフラグ９がリセットされる。ｔ１５で次のＲＴＣ７が
入力したときにはＷＤＴフラグ９はリセットされている
ので、ＲＴＣ７の入力によりラッチ回路１２から出力さ
れるＷＤＴエラーフラグ１３はＬとなって有意とならな
い。

【００１０】Ｓ／Ｗ処理サイクルＴ２においてＷＤＴエ
ラーが発生した場合、ｔ１５でＣＰＵ１にＲＴＣ７が入
力してからデータ信号２３をＩＮＣレジスタ２０で示さ
れるメモリアドレスに格納していくところまではＷＤＴ
エラーが発生していない場合と同様である。しかし、ｔ
１６でＷＤＴフラグ９がリセットされる前に次のＲＴＣ
７がラッチ回路１２に入力ため、ＷＤＴエラーフラグ１
３がＨなって有意となる。このように、ＣＰＵ１はＲＴ
Ｃ７の入力毎にＷＤＴエラーフラグ１３が無意か有意か
を調べ、有意であることを検出するとＣＰＵ１は次の処
理を中止し、エラー処理を実行する。

【００１１】以上のように、従来の電子機器の異常監視
装置は、Ｓ／Ｗ処理実行時にＣＰＵ１から出力されるア
ドレス信号１５を順次ＩＮＣレジスタに示されるメモリ
アドレスに格納していき、ＷＤＴエラーが発生した時に
エラー発生時の状態をエラー処理の段階でプログラム的
に識別できるようにしたものである。

【００１２】

【発明が解決しようとする課題】従来の電子機器の異常
監視装置は以上のように構成されているので、フラグ解
除回路からリセット信号が出力されてさえいればＷＤＴ
エラーフラグ１３は有意とならず、ＣＰＵはＷＤＴエラ
ーと認識しない。そのため、Ｓ／Ｗが暴走し本来出力さ
れない時期にＷＤＴリセット信号１１が出力されても、
ＷＤＴエラーフラグは無意となってＣＰＵに読み取られ
てＳ／Ｗの暴走が検出されないという問題があった。

【００１３】この発明は上記のような問題点を解消する
ためになされたもので、Ｓ／Ｗが暴走したにもかかわら
ずリセット信号が出力されるような場合のＳ／Ｗ暴走を
監視でき、且つ、 Ｓ／Ｗ暴走時にはリセット信号の出
力を防止することのできる電子機器の異常監視装置を得
ることを目的とする。

【００１４】

【課題を解決するための手段】請求項１の発明に係る電
子機器の異常監視装置は、一定周期ごとにＣＰＵに起動
をかけるための割り込み信号を生成するリアルタイムク
ロック（以下ＲＴＣと省略）回路と、ＲＴＣが入力され
てからリセットがかかるまでウオッチドッグタイマ（以
下ＷＤＴと省略）フラグを有意にするＷＤＴフラグ回路
と、前記ＣＰＵによる１サイクルのＳ／Ｗ処理が最後ま
で実行されることによって前記ＷＤＴフラグ回路をリセ
ット動作させるリセット信号を生成するフラグ解除回路
と、前記ＷＤＴフラグ回路がリセットされる前に次のＲ
ＴＣが入力した場合にＷＤＴエラーフラグを有意にする
ラッチ回路と、前記リセット信号の出力の変動を検出し
てＳ／Ｗの暴走検出信号を前記ＣＰＵへ出力するＳ／Ｗ
暴走検出手段とを備えたものである。

【００１５】請求項２の発明に係る電子機器の異常監視
装置は、請求項１の発明に係る電子機器の異常監視装置
においてＳ／Ｗ暴走検出手段は、ＲＴＣが入力されてか
らＷＤＴフラッグ回路にリセットがかかるまでの最小時
間を設定し、その時間のあいだゲート信号を発生するゲ
ート発生回路と、このゲート信号と前記リセット信号と
を比較し、前記ゲート信号が出力期間中に前記リセット
信号が出力された時に、Ｓ／Ｗの暴走を検出して暴走検
出信号を前記ＣＰＵへ出力するＷＤＴリセット・ゲート
比較回路とを備えたものである。

【００１６】請求項３の発明に係る電子機器の異常監視
装置は、請求項１の発明に係る電子機器の異常監視装置
においてＳ／Ｗ暴走検出手段は、Ｓ／Ｗ処理回数に応じ
たリセット信号の出力回数を予め記憶したメモリ回路
と、前記リセット信号の出力回数を計数するカウント回
路と、１Ｓ／Ｗ処理終了毎に前記メモリ回路に記憶され
たリセット信号出力回数と前記カウント回路で計数され
たリセット信号出力回数とを比較し、各回数の不一致判
定時にＳ／Ｗの暴走を判定する暴走判定手段とを備えた
ものである。

【００１７】請求項４の発明に係る電子機器の異常監視
装置は、一定周期ごとにＣＰＵに起動をかけるための割
り込み信号を生成するリアルタイムクロック（以下ＲＴ
Ｃと省略）回路と、ＲＴＣが入力されてからリセットが
かかるまでウオッチドッグタイマ（以下ＷＤＴと省略）
フラグを有意にするＷＤＴフラグ回路と、ＣＰＵによる
１サイクルのＳ／Ｗ処理が最後まで実行されることによ
って前記ＷＤＴフラグ回路をリセット動作させるリセッ
ト信号を生成するフラグ解除回路と、前記ＷＤＴフラグ
回路が前記リセット信号によってリセットされる前に次
のＲＴＣが入力した場合にＷＤＴエラーフラグを有意に
するラッチ回路と、前記ＣＰＵによるＳ／Ｗ処理結果よ
り予め決められた処理がなされているかを判定し、判定
結果に従って前記フラッグ解除回路の動作を停止する処
理結果判定手段とを備えたものである。

【００１８】請求項５の発明に係る電子機器の異常監視
装置は、請求項４の発明に係る電子機器の異常監視装置
において処理結果判定手段は、ＣＰＵによるＳ／Ｗ処理
により予め決められた順序で特定のアドレス信号が出力
されたか否かを判定し、判定結果に従って前記フラッグ
解除回路の動作を停止するアドレス信号判定手段とを備
えたものである。

【００１９】請求項６の発明に係る電子機器の異常監視
装置は、請求項５の発明に係る電子機器の異常監視装置
においてアドレス信号判定手段は、特定アドレスをデコ
ードすることにより出力をラッチするラッチ回路を複数
具備し、これらラッチ回路がＳ／Ｗによって決められた
順番でアドレスをデコードして初めてフラッグ解除回路
に対してＷＤＴリセット信号を出力可能にする当記ラッ
チ群を備えたものである。

【００２０】請求項７の発明に係る電子機器の異常監視
装置は、請求項４の発明に係る電子機器の異常監視装置
において処理結果判定手段は、前記ＣＰＵによるＳ／Ｗ
処理により予め決められた順序で特定のデータが出力さ
れたか否かを判定し、判定結果に従って前記フラッグ解
除回路の動作を停止するデータ判定手段とを備えたもの
である。

【００２１】請求項８の発明に係る電子機器の異常監視
装置は、請求項７の発明に係る電子機器の異常監視装置
においてデータ判定手段は、特定データをデコードする
ことにより出力をラッチするラッチ回路を複数具備し、
これらラッチ回路はＳ／Ｗによって決められた順番でデ
ータをデコードして初めてフラッグ解除回路に対してＷ
ＤＴリセット信号の出力可能にするラッチ群とを備えた
ものである。

【００２２】

【作用】請求項１の発明における電子機器の異常監視装
置は、正常なＳ／Ｗ処理が実行されている場合のＲＴＣ
が入力してから出力されるリセット信号の出力変動が検
出されたならばＳ／Ｗの暴走として検知する。

【００２３】請求項２の発明における電子機器の異常監
視装置は、正常なＳ／Ｗ処理が実行されている場合のＲ
ＴＣが入力してからリセットがかかるまでの最小時間の
間出力されるゲート信号と、リセット信号とのタイミン
グを比較し、ゲート信号出力期間中にリセット信号が出
力されたならばＳ／Ｗの暴走として検知する。

【００２４】請求項３の発明における電子機器の異常監
視装置は、正常なＳ／Ｗ処理回数に応じたリセット信号
の数とＳ／Ｗ処理時に計数したリセット信号の数を、Ｓ
／Ｗ処理終了時に比較し、各回数の不一致を判定したな
らばＳ／Ｗの暴走として検知する。

【００２５】請求項４の発明における電子機器の異常監
視装置は、ＣＰＵによるＳ／Ｗ処理結果に異常が検出さ
れたならば、Ｓ／Ｗ処理結果により出力されるリセット
信号の出力を停止してＷＤＴエラーフラグを有意にす
る。

【００２６】請求項５の発明における電子機器の異常監
視装置は、Ｓ／Ｗ処理中に特定アドレスを決められた順
番にデコードすることにより初めてＷＤＴリセット信号
の出力可能にすることにより、Ｓ／Ｗ暴走時にはＷＤＴ
リセット信号の出力を防止することができる。

【００２７】請求項６の発明における電子機器の異常監
視装置は、Ｓ／Ｗ処理中に特定アドレスを決められた順
番にデコードし、これらデコードされたアドレスを入出
力が接続された各ラッチ回路に順次入力し、ラッチ回路
より入力されてきたラッチデータを順次次のラッチ回路
へ送り出し最終ラッチ回路より送り出された時に初めて
ＷＤＴリセット信号の出力可能にすることにより、Ｓ／
Ｗ暴走時にはＷＤＴリセット信号の出力を防止すること
ができる。

【００２８】請求項７の発明における電子機器の異常監
視装置は、Ｓ／Ｗ処理中に特定データを決められた順番
にデコードすることにより初めてＷＤＴリセット信号の
出力可能にすることにより、Ｓ／Ｗ暴走時にはＷＤＴリ
セット信号の出力を防止することができる。

【００２９】請求項８の発明における電子機器の異常監
視装置は、Ｓ／Ｗ処理中に特定データを決められた順番
にデコードして入出力が接続された各ラッチ回路を特定
するアドレスにし、これらデータよりデコードされたア
ドレスを入出力が接続された各ラッチ回路に順次入力
し、ラッチ回路より入力されてきたラッチデータを順次
次のラッチ回路へ送り出し最終ラッチ回路より送り出さ
れた時に初めてＷＤＴリセット信号の出力可能にするこ
とにより、Ｓ／Ｗ暴走時にはＷＤＴリセット信号の出力
を防止することができる。

【００３０】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１は本実施例に係る電子機器の異常監視装置の
構成を示すブロック図である。尚、図中、図１２と同一
符号は同一又は相当部分を示す。図において、３１はＣ
ＰＵ１Ａからの指令により可変的な幅のパルスを出力す
るゲート発生回路であり、このゲート発生回路３１はＣ
ＰＵ１Ａによるメモリの初期化処理時にアドレス信号１
５によって特定されたならば、内部レジスタにＲＴＣ７
が入力されてからリセット信号が入力されるまでの最小
時間データをライト信号２４のもとに書き込む。

【００３１】その後、ＲＴＣ７の入力毎に、クロック５
を最小時間まで計数して計数終了にいたるまでゲート信
号４１を出力する。３２はＷＴＤリセット・ゲート比較
回路であり、このＷＴＤリセット・ゲート比較回路３２
はゲート信号４１の出力タイミングとＷＤＴリセット信
号１１の出力タイミングを比較し、ゲート信号４１の出
力期間にＷＤＴリセット信号１１が出力されているのが
検出されたならば、出力されたＷＤＴリセット信号１１
をＳ／Ｗ暴走によるものと判定して暴走検出信号４２を
ＣＰＵ１Ａへ出力する。

【００３２】次に、本実施例の動作を図２に示すタイミ
ングチャートに従って説明する。Ｓ／Ｗ処理サイクルＴ
２１では、先ずｔ２１でＲＴＣ７が出力されると、ゲー
ト発生回路３１は正常なＳ／Ｗ処理が実行されている場
合のＲＴＣ７が入力されてからリセットがかかるまでの
最小時間信号幅（ｔ２２−ｔ２１）のゲート信号４１を
出力する。ＷＤＴリセット信号１１がｔ２２より以後の
ｔ２３で出力されたら、ＷＤＴリセット・ゲート比較回
路３２は暴走検知信号４２を有意にしてＣＰＵ１Ａに出
力しない。

【００３３】次に、Ｓ／Ｗ処理サイクルＴ２２では、先
ずｔ２４でＲＴＣ７が出力されると、ゲート発生回路３
１はＴ２１と同様に正常なＳ／Ｗ処理が実行されている
場合のＲＴＣ７が入力されてからリセットがかかるまで
の最小時間信号幅（ｔ２６−ｔ２４）のゲート信号４１
を出力する。Ｓ／Ｗ処理が暴走しＷＤＴリセット信号１
１がｔ２６より以前のｔ２５で出力されたら、ＷＤＴリ
セット・ゲート比較回路３２は暴走検知信号４２を有意
にしてＣＰＵ１Ａへ出力する。この結果、ＣＰＵ１はラ
ッチ回路１２より無意のＷＤＴエラーフラグ１３を入力
してもＳ／Ｗ処理の暴走を検知する事ができる。

【００３４】実施例２．上記、実施例１ではＲＴＣが入
力されてからリセット信号が出力されるまでの最小時間
内にリセット信号が出力されたかを判断してＳ／Ｗ暴走
を検出したが、正常のＳ／Ｗ処理が実施された時に出力
されるリセット信号の数と実際のＳ／Ｗ処理時に計数し
たリセット信号の数の不一致検出よりＳ／Ｗ暴走を検出
してもよい。

【００３５】以下、本実施例の動作を図について説明す
る。図３は本実施例による電子機器の異常監視装置の構
成を示すブロック図である。尚、図中、図１と同一符号
は同一又は相当部分を示す。３３はＷＤＴリセット信号
カウント回路であり、このＷＤＴリセット信号カウント
回路３３はＣＰＵ１ＢによるＳ／Ｗ処理時にフラグ解除
回路１０より出力されるＷＤＴリセット信号１１を計数
する。

【００３６】また、本実施例におけるメモリ２は図５に
示すようにＷＤＴ処理回数に対応させて出力させるＷＤ
Ｔリセット信号の数をデータとして記憶させてある。詳
細に説明するならば、メモリアドレスＸ１には１回目の
ＷＤＴリセット処理において出力されるＷＤＴリセット
信号数をデータとして１を記憶させ、メモリアドレスＸ
２には２回目のＷＤＴリセット処理において出力される
ＷＤＴリセット信号数を、１回目のＷＤＴリセット信号
数を合わせてデータとし２を記憶させる。従って、Ｎ回
目のＷＴＤリセット処理ではＷＤＴリセット信号数をＮ
記憶させる。

【００３７】ＣＰＵ１ＢはＷＤＴリセット処理が終了す
る毎に、終了回数に応じたメモリアドレスからデータ
（ＷＤＴリセット信号数）をリード信号４３にて読みだ
し、このデータとＷＤＴリセット信号カウント回路３３
で計数したＷＤＴリセット信号数を比較する。この時、
各ＷＤＴリセット信号数の不一致が判定されたならば、
Ｓ／Ｗ暴走によりＷＤＴリセット信号が過剰或いは過小
に出力されたものとする。

【００３８】次に、本実施例の動作を図４のフローチャ
ートに従って説明する。Ｓ／Ｗ処理は先ずメモリ初期化
を行い（ステップＳ１）、その後、通常処理１及びＷＤ
Ｔリセット処理１、通常処理２及びＷＤＴリセット処理
２、・・・通常処理Ｎ及びＷＤＴリセット処理Ｎ、・・
・の順で実行している（ステップＳ２〜Ｓ７）。

【００３９】以下、各処理毎のＣＰＵ１Ｂの動作につい
て説明する。メモリ初期化サイクルで、図５に示すよう
なテーブルをメモリ２に作成し、Ｓ／Ｗ通常処理１が終
了後、ＷＤＴリセット処理１を実行する。ＷＤＴリセッ
ト処理１の内容は、まずＷＤＴリセット信号指令を実行
し、Ｓ／Ｗが開始してからＷＤＴリセット信号１１の出
力回数を計測する。そしてメモリ初期化サイクルで作成
したテーブルのメモリアドレスＸ１の値を読み込み、Ｓ
／Ｗが開始してからＷＤＴリセット信号１１の出力回数
と比較する。

【００４０】同様にＳ／Ｗ通常処理２終了後のＷＤＴリ
セット処理２においても、まずＷＤＴリセット信号指令
を実行し、Ｓ／Ｗが開始してからＷＤＴリセット信号１
１の出力回数を計測する。そしてメモリ初期化サイクル
で作成したテーブルのメモリアドレスＸ２の値を読み込
み、Ｓ／Ｗが開始してからＷＤＴリセット信号１１の出
力回数と比較する。この後も同様にしてＳ／Ｗを実行し
ていく。

【００４１】Ｓ／Ｗ通常処理Ｎ終了後のＷＤＴリセット
処理Ｎにおいては、Ｓ／Ｗ処理が正常に実行されていれ
ば、Ｓ／Ｗが開始してからＷＤＴリセット信号１１の出
力回数はＮとなる。また、メモリアドレスＸＮの値もＮ
となり、両者は等しくなる。

【００４２】一方、Ｓ／Ｗ処理が暴走したにもかかわら
ずＷＤＴリセット信号１１を出力した場合、ＷＤＴリセ
ット処理Ｎは必ずしもＳ／Ｗ処理が実行されてからＮ回
目にＷＤＴリセット処理をするとは限らない。そのた
め、Ｓ／Ｗが開始してからＷＤＴリセット信号１１の出
力回数とメモリアドレスＸＮの値Ｎとは異なることがあ
る。このように両者が一致しなければ、ＣＰＵ１Ｂはそ
の比較結果をリード信号４３に読み取りＳ／Ｗを暴走を
検知する。

【００４３】実施例３．上記、実施例１，２ではＷＤＴ
リセット信号の異常出力よりＳ／Ｗ暴走を検出したが、
Ｓ／Ｗ暴走の検出結果よりＷＤＴリセット信号の出力を
停止してＣＰＵ１Ｃに有意のＷＤＴエラーフラグを読み
取らせても良い。

【００４４】以下、本実施例の動作を図について説明す
る。図６は本実施例に係る電子機器の異常監視装置の構
成を示すブロック図である。尚、図中、図１と同一符号
は同一又は相当部分を示す。図において、３４，３５，
３６はそれぞれ自己を特定する唯一のＩ／Ｏアドレスを
もつラッチＡ，ラッチＢ，ラッチＣで、４４，４５，４
６はそれぞれラッチＡ３４、ラッチＢ３５、ラッチＣ３
６の出力、４７，４８，４９はそれぞれラッチＡ４４，
ラッチＢ４５，ラッチＣ４６を特定するＩ／Ｏアドレス
であるラッチＡデコード信号，ラッチＢデコード信号，
ラッチＣデコード信号である。

【００４５】１０１はイネーブル付フラグ解除回路で、
外部からのイネーブル信号、即ちラッチＣ出力が入力さ
れて初めてＷＤＴリセット信号１１を出力する事を除い
てフラグ解除回路１０と同様である。図６に示すように
ラッチＡ出力４４がラッチＢ３５のイネーブル入力とし
て、ラッチＢ出力４５がラッチＣ３６のイネーブル入力
として、ラッチＣ出力４６がラッチ付フラグ解除回路１
０１のイネーブル入力として接続されており、ラッチＡ
３４、ラッチＢ３５、ラッチＣ３６の出力はＷＤＴリセ
ット信号１１でリセットされる。

【００４６】図７はＷＤＴリセット指令間のＳ／Ｗ処理
を示している。ＷＤＴリセット信号間の通常処理を４つ
に分割し、通常処理−１、通常処理−２、通常処理−
３、通常処理−４とし、それぞれの処理の間にラッチＡ
デコード指令、ラッチＢデコード指令、ラッチＣデコー
ド指令を挿入する。

【００４７】本実施例の動作を図８のタイミングチャー
トに従って説明する。図８中のＳ／Ｗ処理サイクルＴ３
１は図７の実線で示したＳ／Ｗサイクルを正常に実行し
たサイクルである。先ず、ＣＰＵ１Ｃはイネーブル付フ
ラッグ解除回路１０１を通してＷＤＴリセット信号１１
をｔ３１で出力してラッチＡ３４、ラッチＢ３５、ラッ
チＣ３６のラッチ出力をＬにリセットする。

【００４８】通常処理−１に続くラッチＡデコード指令
により、ｔ３２でラッチＡ３４のラッチＡ出力４４がＨ
にラッチされると共にラッチＢ３５がイネーブル状態に
なる。同様に通常処理−２に続くラッチＢデコード指令
により、ｔ３３でラッチＢ３５のラッチＢ出力４５がＨ
にラッチされると共にラッチＣ３６がイネーブル状態に
なる。さらに通常処理−３に続くラッチＣデコード指令
により、ｔ３４でラッチＣ３６のラッチＣ出力４６がＨ
にラッチされると共にイネーブル付フラグ解除回路１０
１がイネーブル状態になる。そして、ｔ３５でのＷＤＴ
指令によりイネーブル付フラグ解除回路１０１がＷＤＴ
リセット信号１１を出力しＷＤＴエラーフラグ１３を解
除すると共にラッチＡ３４、ラッチＢ３５、ラッチＣ３
６をリセットする。

【００４９】図８のＳ／Ｗ処理サイクルＴ３２は図７の
破線で示したＳ／Ｗサイクルで、ＷＤＴリセット指令の
後、通常処理−１及びラッチＡデコーダ指令を実行しな
かったサイクルである。リセット信号がｔ３５で出力さ
れ、ラッチＡ３４、ラッチＢ３５、ラッチＣ３６のラッ
チＣ出力４６がリセットされる。次に通常処理−２に続
くラッチＢデコード指令がｔ３６で実行されるが、ラッ
チＡ３４のラッチＡ出力４４がラッチされてなくラッチ
Ｂ３５が非イネーブル状態のままのため、ラッチＢ３５
のラッチＢ出力４５はラッチされない。

【００５０】同様に通常処理−３に続くラッチＣデコー
ド指令がｔ３７で実行されても、ラッチＣ３６のラッチ
Ｃ出力４６がラッチされない。そのため、ｔ３８でＷＤ
Ｔリセット指令が実行されてもイネーブル付フラグ解除
回路１０１はＷＤＴリセット信号１１を出力せず、ＷＤ
Ｔエラーフラグ１３を解除することができず、ＷＤＴエ
ラーフラグが有意となる。尚、ラッチ数、ラッチデコー
ド線数、ラッチデコード指令数を３としたが、それ以外
の数でも構わない。

【００５１】実施例４．上記、実施例３では特定アドレ
スをデコードして各ラッチへ出力し各ラッチ回路の出力
をラッチするようにしたが、ＣＰＵより順次出力される
データを各ラッチ回路を特定するアドレスにデーコード
してラッチ出力を出すようにしても良い。

【００５２】以下、本実施例を図について説明する。図
９は本実施例に係る電子機器の異常監視装置の構成図で
ある。尚、図中、図１と同一符号は同一又は相当部分を
示す。図において、３７はＣＰＵ１Ｄより入力されたデ
ータを一時記憶した後に後述するラッチ回路を特定する
信号に変換して出力するデコード機能付きのデータバッ
ファ、３８，３９，４０はデータバッファ機能を兼ね備
えたラッチＤ，ラッチＥ，ラッチＦ、５０，５１，５２
はそれぞれラッチＤ出力，ラッチＥ出力，ラッチＦ出
力、５３，５４，５５はデータバッファ３７のデータ出
力であり、ラッチＤデコード信号、ラッチＥデコード信
号、ラッチＦデコード信号として各ラッチの入力として
接続されている。

【００５３】図９に示すようにラッチＤ出力５０がラッ
チＥ３９のイネーブル入力として、ラッチＥ出力５１が
ラッチＦ４０のイネーブル入力として、ラッチＦ出力５
２がラッチ付フラグ解除回路１０１のイネーブル入力と
して接続されており、ラッチＤ３８、ラッチＥ３９、ラ
ッチＦ４０の出力はＷＤＴリセット信号１１でリセット
される。

【００５４】図１０はＷＤＴリセット指令間のＳ／Ｗ処
理を示している。ＷＤＴリセット信号間の通常処理を４
つに分割し、通常処理−１、通常処理−２、通常処理−
３、通常処理−４とし、それぞれの処理の間にデータバ
ッファ３７への特定データパターンライト指令としてデ
ータライト指令−１、データライト指令−２、データラ
イト指令−３が挿入されており、それぞれデータバッフ
ァ３７に特定データをライトし、この特定データをラッ
チＤデコード信号５３、ラッチＥデコード信号５４、ラ
ッチＦデコード信号５５にデコードして出力する指令で
ある。

【００５５】次に、本実施例の動作を図１１のタイミン
グチャートに従って説明する。図１１のタイミングチャ
ートにおいて、Ｓ／Ｗ処理サイクルＴ４１は図１０のフ
ローチャート中で実線で示したＳ／Ｗサイクルを正常に
実行したサイクルで、リセット信号がｔ４１で出力さ
れ、ラッチＤ３８、ラッチＥ３９、ラッチＦ４０の出力
がリセットされる。通常処理−１に続く特定データライ
ト指令−１によりデータバッファ３７から出力されたラ
ッチＤデコード信号５３で、ｔ４２ではラッチＤ３８の
ラッチＤ出力５０がラッチされるとともにラッチＥ３９
がイネーブル状態になる。

【００５６】同様に通常処理−２に続く特定データライ
ト指令−２によりデータバッファ３７から出力されたラ
ッチＥデコード信号５４で、ｔ４３ではラッチＥ３９の
ラッチＥ出力５１がラッチされるとともにラッチＦ４０
がイネーブル状態になる。さらに通常処理−３に続く特
定データライト指令−３によりデータバッファ３７から
出力されたラッチＦデコード信号５５で、ｔ４４ではラ
ッチＦ４０の出力５２がラッチされるとともにイネーブ
ル付フラグ解除回路１０１がイネーブル状態になる。

【００５７】そして、ｔ４５でのＷＤＴ指令によりイネ
ーブル付フラグ解除回路１０１がＷＤＴリセット信号１
１を出力しＷＤＴエラーフラグ１３を解除するとともに
ラッチＤ３８、ラッチＥ３９、ラッチＦ４０をリセット
する。

【００５８】図１１のＳ／Ｗ処理サイクルＴ４２は図１
０のフローチャート中で破線で示したＳ／Ｗサイクル
で、ＷＤＴリセット指令の後、Ｓ／Ｗ暴走等で通常処理
−１及び特定データライト指令−１を実行しなかったサ
イクルである。リセット信号がｔ４５で出力され、ラッ
チＤ３８、ラッチＥ３９、ラッチＦ４０の出力がリセッ
トされる。

【００５９】次に通常処理−２に続く特定データライト
指令−２がｔ４６で実行されるが、ラッチＤ３８のラッ
チＤ出力５０がラッチされてなくラッチＥ３９が非イネ
ーブル状態のままのため、ラッチＥ３９のラッチＥ出力
５１はラッチされない。同様に通常処理−３に続く特定
データライト指令−３がｔ４７で実行されても、ラッチ
Ｆ４０のラッチＦ出力５２がラッチされない。

【００６０】そしてｔ４８でＷＤＴ指令が実行されても
イネーブル付フラグ解除回路１０１はＷＤＴリセット信
号１１を出力せず、ＷＤＴエラーフラグ１３を解除する
ことができず、ＷＤＴエラーが発生する。尚、ラッチ
数、ラッチデコード線数、特定データライト指令数を３
としたが、それ以外の数でも構わない。

【００６１】

【発明の効果】請求項１の発明によれば、一定周期ごと
にＣＰＵに起動をかけるための割り込み信号を生成する
リアルタイムクロック（以下ＲＴＣと省略）回路と、Ｒ
ＴＣが入力されてからリセットがかかるまでウオッチド
ッグタイマ（以下ＷＤＴと省略）フラグを有意にするＷ
ＤＴフラグ回路と、前記ＣＰＵによる１サイクルのＳ／
Ｗ処理が最後まで実行されることによって前記ＷＤＴフ
ラグ回路をリセット動作させるリセット信号を生成する
フラグ解除回路と、前記ＷＤＴフラグ回路がリセットさ
れる前に次のＲＴＣが入力した場合にＷＤＴエラーフラ
グを有意にするラッチ回路と、前記リセット信号の出力
の変動を検出してＳ／Ｗの暴走検出信号を前記ＣＰＵへ
出力するＳ／Ｗ暴走検出手段とを備えたので、リセット
信号の出力変動よりＳ／Ｗの暴走を検出できるという効
果がある。

【００６２】請求項２の発明によれば、ＲＴＣが入力さ
れてからＷＤＴフラッグ回路にリセットがかかるまでの
最小時間を設定し、その時間のあいだゲート信号を発生
するゲート発生回路と、このゲート信号と前記リセット
信号とを比較し、前記ゲート信号が出力期間中に前記リ
セット信号が出力された時に、Ｓ／Ｗの暴走を検出して
暴走検出信号を前記ＣＰＵへ出力するＷＤＴリセット・
ゲート比較回路とを備えたので、請求項１の効果に加え
てＳ／Ｗ暴走を期間を限定して検出できるため突発的な
Ｓ／Ｗ暴走を検出できるという効果がある。

【００６３】請求項３の発明によれば１、Ｓ／Ｗ処理回
数に応じたリセット信号の出力回数を予め記憶したメモ
リ回路と、前記リセット信号の出力回数を計数するカウ
ント回路と、１Ｓ／Ｗ処理終了毎に前記メモリ回路に記
憶されたリセット信号出力回数と前記カウント回路で計
数されたリセット信号出力回数とを比較し、各回数の不
一致判定時にＳ／Ｗの暴走を判定する暴走判定手段とを
備えたので、請求項１の効果に加えてＳ／Ｗを特定して
暴走を検出できるという効果がある。

【００６４】請求項４の発明によれば、一定周期ごとに
ＣＰＵに起動をかけるための割り込み信号を生成するリ
アルタイムクロック（以下ＲＴＣと省略）回路と、ＲＴ
Ｃが入力されてからリセットがかかるまでウオッチドッ
グタイマ（以下ＷＤＴと省略）フラグを有意にするＷＤ
Ｔフラグ回路と、ＣＰＵによる１サイクルのＳ／Ｗ処理
が最後まで実行されることによって前記ＷＤＴフラグ回
路をリセット動作させるリセット信号を生成するフラグ
解除回路と、前記ＷＤＴフラグ回路が前記リセット信号
によってリセットされる前に次のＲＴＣが入力した場合
にＷＤＴエラーフラグを有意にするラッチ回路と、前記
ＣＰＵによるＳ／Ｗ処理結果より予め決められた処理が
なされているかを判定し、判定結果に従って前記フラッ
グ解除回路の動作を停止する処理結果判定手段とを備え
たので、リセット信号の停止によりＷＤＴエラーフラグ
を有意にすることでＣＰＵはＳ／Ｗ暴走を検出できると
いう効果がある。

【００６５】請求項５の発明によれば、ＣＰＵによるＳ
／Ｗ処理により予め決められた順序で特定のアドレス信
号が出力されたか否かを判定し、判定結果に従って前記
フラッグ解除回路の動作を停止するアドレス信号判定手
段とを備えたので、請求項４の効果に加えてＣＰＵは出
力したアドレス信号よりＳ／Ｗ暴走箇所を特定して検出
できるという効果がある。

【００６６】請求項６の発明によれば、特定アドレスを
デコードすることにより出力をラッチするラッチ回路を
複数具備し、これらラッチ回路がＳ／Ｗによって決めら
れた順番でアドレスをデコードして初めてフラッグ解除
回路に対してＷＤＴリセット信号を出力可能にする当記
ラッチ群を備えたので、請求項５の効果に加えてＣＰＵ
は出力したアドレス信号よりＳ／Ｗ暴走箇所を特定して
検出できるという効果がある。

【００６７】請求項７の発明によれば、前記ＣＰＵによ
るＳ／Ｗ処理により予め決められた順序で特定のデータ
が出力されたか否かを判定し、判定結果に従って前記フ
ラッグ解除回路の動作を停止するデータ判定手段とを備
えたので、請求項４の効果に加えて各Ｓ／Ｗの演算結果
の検証を踏まえてＳ／Ｗ暴走箇所を特定して検出できる
という効果がある。

【００６８】請求項８の発明によれば、特定データをデ
コードすることにより出力をラッチするラッチ回路を複
数具備し、これらラッチ回路はＳ／Ｗによって決められ
た順番でデータをデコードして初めてフラッグ解除回路
に対してＷＤＴリセット信号の出力可能にするラッチ群
とを備えたので、請求項４の効果に加えて各Ｓ／Ｗの演
算結果の検証を踏まえてＳ／Ｗ暴走箇所を特定して検出
できるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施例１における電子機器の異常
監視装置の構成図である。

【図２】 実施例１の動作を説明するタイミング図であ
る。

【図３】 この発明の実施例２における電子機器の異常
監視装置の構成図である。

【図４】 実施例２のＳ／Ｗ処理動作を説明するフロー
チャートである。

【図５】 メモリアドレスに対応させてＷＤＴリセット
信号出力回数を予め記憶させたメモリテーブルの構成を
示す図である。

【図６】 この発明の実施例３における電子機器の異常
監視装置の構成図である。

【図７】 実施例３のＳ／Ｗ処理動作を説明するフロー
チャートである。

【図８】 実施例３の動作を説明するタイミング図であ
る。

【図９】 この発明の実施例４における電子機器の異常
監視装置の構成図である。

【図１０】 実施例４のＳ／Ｗ処理動作を説明するフロ
ーチャートである。

【図１１】 実施例４の動作を説明するタイミング図で
ある。

【図１２】 従来の電子機器の異常監視装置の構成図で
ある。

【図１３】 従来の電子機器の異常監視装置の動作を説
明するタイミング図である。

【符号の説明】

１Ａ〜１Ｄ ＣＰＵ、２ メモリ、６ ＲＴＣ回路、７
ＲＴＣ、８ ＷＤＴフラグ回路、９ ＷＤＴフラグ、
１０ フラグ解除回路、１１ ＷＤＴリセット信号、１
２ ラッチ回路、１３ ＷＤＴエラーフラグ、１４ デ
ータ信号、１６デコーダ、１８ 入出力アドレス信号、
３１ ゲート発生回路、３２ ＷＤＴリセット・ゲート
比較回路、３３ ＷＤＴリセット信号カクント回路、３
４〜３６ ラッチＡ〜Ｃ、３７ データバッファ、３８
〜４０ ラッチＤ〜Ｆ、４１ゲート信号、４２ 暴走検
出信号、４３ リード信号、４４〜４６，５０〜５２ラ
ッチＡ出力〜ラッチＣ出力、４７〜４９，５３〜５５
ラッチＡデコード信号〜ラッチＣデコード信号、１０１
イネーブル付きフラグ解除回路。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 一定周期ごとにＣＰＵに起動をかけるた
   めの割り込み信号を生成するリアルタイムクロック（以
   下ＲＴＣと省略）回路と、 ＲＴＣが入力されてからリセットがかかるまでウオッチ
   ドッグタイマ（以下ＷＤＴと省略）フラグを有意にする
   ＷＤＴフラグ回路と、 前記ＣＰＵによる１サイクルのＳ／Ｗ処理が最後まで実
   行されることによって前記ＷＤＴフラグ回路をリセット
   するリセット信号を生成するフラグ解除回路と、 前記ＷＤＴフラグ回路がリセットされる前に次のＲＴＣ
   が入力した場合にＷＤＴエラーフラグを有意にするラッ
   チ回路と、 前記リセット信号の出力の変動を検出してＳ／Ｗの暴走
   検出信号を前記ＣＰＵへ出力するＳ／Ｗ暴走検出手段と
   を備えたことを特徴とする電子機器の異常監視装置。
2. 【請求項２】 Ｓ／Ｗ暴走検出手段は、ＲＴＣが入力さ
   れてからＷＤＴフラッグ回路にリセットがかかるまでの
   最小時間を設定し、その時間のあいだゲート信号を発生
   するゲート発生回路と、 このゲート信号と前記リセット信号とを比較し、前記ゲ
   ート信号が出力期間中に前記リセット信号が出力された
   時に、Ｓ／Ｗの暴走を検出して暴走検出信号を前記ＣＰ
   Ｕへ出力するＷＤＴリセット・ゲート比較回路とを備え
   たことを特徴とする請求項１に記載の電子機器の異常監
   視装置。
3. 【請求項３】 Ｓ／Ｗ暴走検出手段は、Ｓ／Ｗ処理回数
   に応じたリセット信号の出力回数を予め記憶したメモリ
   回路と、 前記リセット信号の出力回数を計数するカウント回路
   と、 所定回数のＳ／Ｗ処理終了時に前記メモリ回路に記憶さ
   れたリセット信号出力回数と前記カウント回路で計数さ
   れたリセット信号出力回数とを比較し、各回数の不一致
   判定時にＳ／Ｗの暴走を判定する暴走判定手段とを備え
   たことを特徴とする請求項１に記載の電子機器の異常監
   視装置。
4. 【請求項４】 一定周期ごとにＣＰＵに起動をかけるた
   めの割り込み信号を生成するリアルタイムクロック（以
   下ＲＴＣと省略）回路と、 ＲＴＣが入力されてからリセットがかかるまでウオッチ
   ドッグタイマ（以下ＷＤＴと省略）フラグを有意にする
   ＷＤＴフラグ回路と、 ＣＰＵによる１サイクルのＳ／Ｗ処理が最後まで実行さ
   れることによって前記ＷＤＴフラグ回路をリセット動作
   させるリセット信号を生成するフラグ解除回路と、 前記ＷＤＴフラグ回路が前記リセット信号によってリセ
   ットされる前に次のＲＴＣが入力した場合にＷＤＴエラ
   ーフラグを有意にするラッチ回路と、 前記ＣＰＵによるＳ／Ｗ処理結果より予め決められた処
   理がなされているかを判定し、判定結果に従って前記フ
   ラッグ解除回路の動作を停止する処理結果判定手段とを
   備えたことを特徴とする電子機器の異常監視装置。
5. 【請求項５】 処理結果判定手段は、ＣＰＵによるＳ／
   Ｗ処理により予め決められた順序で特定のアドレス信号
   が出力されたか否かを判定し、判定結果に従って前記フ
   ラッグ解除回路の動作を停止するアドレス信号判定手段
   とを備えたことを特徴とする請求項４に記載の電子機器
   の異常監視装置。
6. 【請求項６】 アドレス信号判定手段は、特定アドレス
   をデコードすることにより出力をラッチするラッチ回路
   を複数具備し、これらラッチ回路がＳ／Ｗによって決め
   られた順番でアドレスをデコードして初めてフラッグ解
   除回路に対してＷＤＴリセット信号の出力を可能にする
   ラッチ群を備えたことを特徴とする請求項５に記載の電
   子機器の異常監視装置。
7. 【請求項７】 処理結果判定手段は、前記ＣＰＵによる
   Ｓ／Ｗ処理により予め決められた順序で特定のデータが
   出力されたか否かを判定し、判定結果に従って前記フラ
   ッグ解除回路の動作を停止するデータ判定手段とを備え
   たことを特徴とする請求項４に記載の電子機器の異常監
   視装置。
8. 【請求項８】 データ判定手段は、特定データをデコー
   ドすることにより出力をラッチするラッチ回路を複数具
   備し、これらラッチ回路がＳ／Ｗによって決められた順
   番でデータをデコードして初めてフラッグ解除回路に対
   してＷＤＴリセット信号の出力を可能にするラッチ群と
   を備えたことを特徴とする請求項７に記載の電子機器の
   異常監視装置。