JPH0425916A - リセット回路 - Google Patents
リセット回路Info
- Publication number
- JPH0425916A JPH0425916A JP2131801A JP13180190A JPH0425916A JP H0425916 A JPH0425916 A JP H0425916A JP 2131801 A JP2131801 A JP 2131801A JP 13180190 A JP13180190 A JP 13180190A JP H0425916 A JPH0425916 A JP H0425916A
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- Japan
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- output
- input
- signal
- port
- processor
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Links
- 238000004891 communication Methods 0.000 claims abstract description 7
- 230000002093 peripheral effect Effects 0.000 claims abstract description 7
- 238000007599 discharging Methods 0.000 claims description 4
- 230000002159 abnormal effect Effects 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はリセット回路に関し、特にプロセッサと周辺の
入、出力ポートを有する通信制御装置の電源立上げ時の
リセット回路に関する。
入、出力ポートを有する通信制御装置の電源立上げ時の
リセット回路に関する。
第２図は従来のリセット回路の一例を示す回路図である
。
。
本例のリセット回路では、抵抗１とコンデンサ３とダイ
オード２とからなる充放電回路１００の出力をゲート４
で受けて、この４のスレッショルドレベルを越えるまで
の間の信号出力をリセット信号として用いている。
オード２とからなる充放電回路１００の出力をゲート４
で受けて、この４のスレッショルドレベルを越えるまで
の間の信号出力をリセット信号として用いている。
上述した従来のリセット回路は、抵抗とコンデンサを含
む充放電回路のみであるため、電源が立上がって通常の
動作状態にあるとき、入力電源の変動あるいは瞬断等で
電源電圧が一瞬ある値まで低下して再度正常な電源電圧
値までに復帰した場合には、その低下した電圧値がリセ
ット回路のゲ−トのスレッショルドレベルよりは高く且
つＩＣ，ＬＳＩの動作保証電圧よりも低いと、リセット
信号が発生しないためシーケンシャルなモード設定を必
要とする周辺入出力ポートＬＳＩ等の動作が保証されず
、異常動作となる可能性があるという欠点がある。
む充放電回路のみであるため、電源が立上がって通常の
動作状態にあるとき、入力電源の変動あるいは瞬断等で
電源電圧が一瞬ある値まで低下して再度正常な電源電圧
値までに復帰した場合には、その低下した電圧値がリセ
ット回路のゲ−トのスレッショルドレベルよりは高く且
つＩＣ，ＬＳＩの動作保証電圧よりも低いと、リセット
信号が発生しないためシーケンシャルなモード設定を必
要とする周辺入出力ポートＬＳＩ等の動作が保証されず
、異常動作となる可能性があるという欠点がある。
本発明のリセット回路は、プロセッサと周辺の入、出力
ポートを有する通信制御装置において、前記プロセッサ
に制御されてリセット信号を発生するワンショット回路
と、充放電回路出力のリセット信号と前記ワンショット
回路出力のリセット信号との論理和をとるゲートとを備
え、前記出力ポートの１つを前記入力ポートの１つに接
続し、前記プロセッサは前記出力ポートの１つへの出力
信号レベルを監視し前記入力ポートの１つへの入力信号
レベルと相違したとき前記ワンショット回路を駆動する
ことを特徴とし、前記論理和ゲートの出力信号により前
記ノい出力ポートを初期化することを特徴とする。
ポートを有する通信制御装置において、前記プロセッサ
に制御されてリセット信号を発生するワンショット回路
と、充放電回路出力のリセット信号と前記ワンショット
回路出力のリセット信号との論理和をとるゲートとを備
え、前記出力ポートの１つを前記入力ポートの１つに接
続し、前記プロセッサは前記出力ポートの１つへの出力
信号レベルを監視し前記入力ポートの１つへの入力信号
レベルと相違したとき前記ワンショット回路を駆動する
ことを特徴とし、前記論理和ゲートの出力信号により前
記ノい出力ポートを初期化することを特徴とする。
〔実施例〕
次に、本発明について第１図を参照して説明する。
第１図は本発明のリセット回路の一実施例を示すブロッ
ク図である。
ク図である。
プロセッサ１０は電源立上げ時のリセット信号２１が解
除されてから、アドレスバス１４及びデータバス１５を
介して周辺の出力ポート１１及び入力ポート１２のモー
ド設定を行い、通常の通信制御モードでデコーダ１３出
力のポートセレクト信号１６及び１７により出力信号１
８の出力制御及び入力信号１９の入力を行う。ここで、
この出力ポート１１の１つの出力信号８を入力ポート１
２の入力の１つとして受信しておく。
除されてから、アドレスバス１４及びデータバス１５を
介して周辺の出力ポート１１及び入力ポート１２のモー
ド設定を行い、通常の通信制御モードでデコーダ１３出
力のポートセレクト信号１６及び１７により出力信号１
８の出力制御及び入力信号１９の入力を行う。ここで、
この出力ポート１１の１つの出力信号８を入力ポート１
２の入力の１つとして受信しておく。
この状態でこの通信制御装置の入力電源の瞬断が発生し
、２次側の電源電圧が一瞬低下してまた通常電圧に復帰
すると、その電圧低下がゲート４のスレッショルドレベ
ルより下がらないなめリセット信号２１がオンとはなら
ず、その電圧低下により周辺の出力ポート１１．入力ポ
ート１２に用いられているＬＳＩ等は動作が保証されな
い。
、２次側の電源電圧が一瞬低下してまた通常電圧に復帰
すると、その電圧低下がゲート４のスレッショルドレベ
ルより下がらないなめリセット信号２１がオンとはなら
ず、その電圧低下により周辺の出力ポート１１．入力ポ
ート１２に用いられているＬＳＩ等は動作が保証されな
い。
また、正常な、電源電圧に復帰した時、プロセッサ１０
は出力ポート１１の出力信号８を“ｌ”と“Ｏ”の出力
に制御し、その出力はそのまま入力ポート１２を介して
プロセッサ１０に入力される。プロセッサ１０はデータ
バス１５を介して入力したこの信号の信号レベルが出力
信号８に設定したレベルかどうかを判定し、正常な信号
レベルが認識されなかったときはアドレスバス１４．デ
コーダ１３を介してワンショット回路５にトリガ信号９
を与え、ワンショット回路５はプロセッサ１０の制御に
よってリセット信号６を発生させ、論理和ゲート２０を
介したポートリセット信号７により出力ポート１１．入
力ポート１２を強制的に初期化し、再度モード設定から
やり直して通信の制御モードに設定する。
は出力ポート１１の出力信号８を“ｌ”と“Ｏ”の出力
に制御し、その出力はそのまま入力ポート１２を介して
プロセッサ１０に入力される。プロセッサ１０はデータ
バス１５を介して入力したこの信号の信号レベルが出力
信号８に設定したレベルかどうかを判定し、正常な信号
レベルが認識されなかったときはアドレスバス１４．デ
コーダ１３を介してワンショット回路５にトリガ信号９
を与え、ワンショット回路５はプロセッサ１０の制御に
よってリセット信号６を発生させ、論理和ゲート２０を
介したポートリセット信号７により出力ポート１１．入
力ポート１２を強制的に初期化し、再度モード設定から
やり直して通信の制御モードに設定する。
以上説明したように本発明は、抵抗とコンデンサの充放
電回路による従来のリセット回路に、プロセッサの制御
によるワンショット回路と、充放電回路によるリセット
信号出力とワンショット回路の出力との論理和をとるゲ
ートとを備え、出力ポートの１つの出力を入力ポートに
入力してその出力ポートへの出力信号レベルを監視する
ことにより、入力電源の変動あるいは瞬断て電源電圧が
低下したためＩＣ，ＬＳＩの動作が保証されない状況が
発生したときに、直ちにその状態から回復できる効果が
ある。
電回路による従来のリセット回路に、プロセッサの制御
によるワンショット回路と、充放電回路によるリセット
信号出力とワンショット回路の出力との論理和をとるゲ
ートとを備え、出力ポートの１つの出力を入力ポートに
入力してその出力ポートへの出力信号レベルを監視する
ことにより、入力電源の変動あるいは瞬断て電源電圧が
低下したためＩＣ，ＬＳＩの動作が保証されない状況が
発生したときに、直ちにその状態から回復できる効果が
ある。
第１図は本発明のリセット回路の一実施例を示すブロッ
ク図、第２図は従来のリセット回路の一例を示す回路図
である。 １・・・抵抗、２・・・ダイオード、３・・・コンデン
サ、４・・ゲート、５・・・ワンショット回路、７・・
・ポートリセット信号、８・・・出力ポート１１の１つ
の出力信号、９・・トリガ信号、１０・・・プロセッサ
、１１・・・出力ポート、１２・・・入力ポート、１３
・・デコーダ、１４・・・アドレスバス、１５・・・デ
ータバス、）乙ｍ
ク図、第２図は従来のリセット回路の一例を示す回路図
である。 １・・・抵抗、２・・・ダイオード、３・・・コンデン
サ、４・・ゲート、５・・・ワンショット回路、７・・
・ポートリセット信号、８・・・出力ポート１１の１つ
の出力信号、９・・トリガ信号、１０・・・プロセッサ
、１１・・・出力ポート、１２・・・入力ポート、１３
・・デコーダ、１４・・・アドレスバス、１５・・・デ
ータバス、）乙ｍ
Claims (1)
- 【特許請求の範囲】 １、プロセッサと周辺の入、出力ポートを有する通信制
御装置において、前記プロセッサに制御されてリセット
信号を発生するワンショット回路と、充放電回路出力の
リセット信号と前記ワンショット回路出力のリセット信
号との論理和をとるゲートとを備え、前記出力ポートの
１つを前記入力ポートの１つに接続し、前記プロセッサ
は前記出力ポートの１つへの出力信号レベルを監視し前
記入力ポートの１つへの入力信号レベルと相違したとき
前記ワッショット回路を駆動することを特徴とするリセ
ット回路。 ２、前記論理和ゲートの出力信号により前記入、出力ポ
ートを初期化することを特徴とする請求項１記載のリセ
ット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131801A JP2536664B2 (ja) | 1990-05-22 | 1990-05-22 | リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131801A JP2536664B2 (ja) | 1990-05-22 | 1990-05-22 | リセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0425916A true JPH0425916A (ja) | 1992-01-29 |
| JP2536664B2 JP2536664B2 (ja) | 1996-09-18 |
Family
ID=15066432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2131801A Expired - Lifetime JP2536664B2 (ja) | 1990-05-22 | 1990-05-22 | リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536664B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100673927B1 (ko) * | 2004-11-29 | 2007-01-25 | 세이코 엡슨 가부시키가이샤 | 전자 기기 및 그 제어 방법 |
| KR100750814B1 (ko) * | 2003-05-06 | 2007-08-22 | 모토로라 인코포레이티드 | 디스플레이 전력 관리를 위한 방법 및 장치 |
-
1990
- 1990-05-22 JP JP2131801A patent/JP2536664B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100750814B1 (ko) * | 2003-05-06 | 2007-08-22 | 모토로라 인코포레이티드 | 디스플레이 전력 관리를 위한 방법 및 장치 |
| KR100673927B1 (ko) * | 2004-11-29 | 2007-01-25 | 세이코 엡슨 가부시키가이샤 | 전자 기기 및 그 제어 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2536664B2 (ja) | 1996-09-18 |
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