JPH07129278A - マルチプロセッサシステムのリセット制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 専用の周辺回路等によってスレーブＣＰＵ側
電源の電圧状態を把握することなく、またスレーブＣＰ
Ｕへのリセット信号を入力するための入力ポートをマス
タＣＰＵに設けることなく、スレーブＣＰＵ側電源にお
いて瞬断が発生したときにマスタＣＰＵを確実にリセッ
トしてシステムの暴走を防止する。 【構成】 スレーブＣＰＵ用パワーオンリセット発生器
４２はスレーブＣＰＵ側電源４０からの電源ｄに瞬断等
が発生したとき、スレーブＣＰＵ４１にリセット信号ｅ
を出力する。パワーオンリセット信号制御回路５はその
リセット信号ｅの発生を検出すると、マスタＣＰＵ２に
リセット信号ｈを出力してマスタＣＰＵ２をリセットす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマルチプロセッサシステ
ムのリセット制御回路に関し、特にマスタプロセッサと
スレーブプロセッサとが互いに別系統の電源を有するシ
ステムのリセット制御回路に関する。

【０００２】

【従来の技術】従来、プロセッサシステムにおいては、
１つのプロセッサを用いて制御する場合もあるが、制御
対象が多いためにシステム内の各制御ブロック毎に１つ
のプロセッサを用いて制御する場合、つまりシステム内
で複数のプロセッサを用いて制御を行う場合も考えられ
る。

【０００３】通常、上記の複数のプロセッサはシステム
全体の総合状態の制御を行うマスタＣＰＵと、夫々の制
御ブロックを制御するスレーブＣＰＵとに分かれる。こ
の場合、システム全体の通常動作時以外には消費電力低
減等のために、システム全体の動作に応じてマスタＣＰ
Ｕが各制御ブロックに供給する電源のオン・オフ制御を
行うシステムが考えられる。

【０００４】例えば、図３に示すように、システム全体
の制御を行うマスタＣＰＵ２１、及び制御ブロック２４
内の制御を行うスレーブＣＰＵ２６の２つにより構成さ
れるシステムが考えられる。

【０００５】このシステムの場合、マスタＣＰＵ２１に
はマスタＣＰＵ用電源２０から電源が供給され、スレー
ブＣＰＵ２６にはスレーブＣＰＵ側電源２５から電源が
供給されている。尚、スレーブＣＰＵ２６からの制御信
号２９によって制御される制御回路２８にもスレーブＣ
ＰＵ側電源２５から電源が供給されている。

【０００６】スレーブＣＰＵ側電源２５はマスタＣＰＵ
２１によってオン・オフが制御され、マスタＣＰＵ２５
とスレーブＣＰＵ２６との間の通信はシリアルインタフ
ェース２３を介してシリアル通信にて行われている。

【０００７】マスタＣＰＵ用電源２０からマスタＣＰＵ
２１への電源及びスレーブＣＰＵ側電源２５からスレー
ブＣＰＵ２６への電源における電圧状態の変化はマスタ
ＣＰＵ用パワーオンリセット発生器２２及びスレーブＣ
ＰＵ用パワーオンリセット発生器２７によって監視され
ている。

【０００８】マスタＣＰＵ用パワーオンリセット発生器
２２及びスレーブＣＰＵ用パワーオンリセット発生器２
７は夫々マスタＣＰＵ２１及びスレーブＣＰＵ２６に供
給する電源の瞬断を検出すると、マスタＣＰＵ２１及び
スレーブＣＰＵ２６にリセット信号を出力してリセット
するようになっている。

【０００９】上記のシステムにおいて、スレーブＣＰＵ
２６が制御する制御回路２８の負荷が大きい場合、瞬断
等によりスレーブＣＰＵ側電源２５からの電源に電圧変
動が起きることがある。

【００１０】このとき、スレーブＣＰＵ側電源２５の電
源電圧が低下することにより、マスタＣＰＵ２１が正常
に動作しているにもかかわらず、スレーブＣＰＵ用パワ
ーオンリセット発生器２７によってスレーブＣＰＵ２６
のみがリセットされることがある。

【００１１】このスレーブＣＰＵ２６のみがリセットさ
れることによって、マスタＣＰＵ２１とスレーブＣＰＵ
２６との間の通信に障害が起こり、システムが暴走する
ことがある。

【００１２】上述した問題を解決するために、図４に示
すように、マスタＣＰＵ３１において、スレーブＣＰＵ
３６に供給されるスレーブＣＰＵ側電源３５の電源電圧
をアナログ入力端子で常時監視するように構成されたシ
ステムもある。

【００１３】その場合、マスタＣＰＵ３１はスレーブＣ
ＰＵ側電源３５からスレーブＣＰＵ３６に供給される電
源電圧の低下を検出すると、スレーブＣＰＵ側電源３５
の電源を一旦オフすることでスレーブＣＰＵ３６を再ス
タートさせ、システムの暴走を防止する。

【００１４】また、パワー素子に電力を供給する駆動系
電源と、この駆動系電源の出力をオン・オフ制御する手
段と、駆動系電源の出力を切ると同時に電源出力を強制
放電させる手段と、駆動系電源の出力を切った時に負荷
系のコンデンサから電源に向かって電流が逆流するのを
防止する手段とによって、電源オフ時による電源出力の
低下をマスタＣＰＵのアナログ入力ポートで検出した場
合、再び駆動系電源をオンし、これによりスレーブＣＰ
Ｕのリセット回路を動作させて、スレーブＣＰＵのリセ
ットを行う技術も提案されている。この技術について
は、特開平４−２７６８１２号公報に詳述されている。

【００１５】

【発明が解決しようとする課題】上述した従来のマルチ
プロセッサシステムのリセット制御回路では、スレーブ
ＣＰＵ側電源の電圧状態を常時アナログ入力ポートにて
監視する必要があるが、専用のアナログ入力ポート等を
備えていないＣＰＵ等を用いてシステムを構成する場合
には専用の周辺回路等によってスレーブＣＰＵ側電源の
電圧状態を把握する必要がある。

【００１６】また、スレーブＣＰＵに入力するリセット
信号をマスタＣＰＵの入力ポートにて監視する場合に
も、そのリセット信号入力用の入力ポートがマスタＣＰ
Ｕに必要となる。

【００１７】そこで、本発明の目的は上記の問題点を解
消し、専用の周辺回路等によってスレーブＣＰＵ側電源
の電圧状態を把握することなく、またスレーブＣＰＵへ
のリセット信号を入力するための入力ポートをマスタＣ
ＰＵに設けることなく、スレーブＣＰＵ側電源において
瞬断が発生したときにマスタＣＰＵを確実にリセットし
てシステムの暴走を防止することができるマルチプロセ
ッサシステムのリセット制御回路を提供することにあ
る。

【００１８】

【課題を解決するための手段】本発明のリセット制御回
路によれば、互いに独立の電源が供給されるマスタプロ
セッサとスレーブプロセッサとからなるマルチプロセッ
サシステムのリセット制御回路であって、前記マスタプ
ロセッサに設けられかつ前記スレーブプロセッサ側の電
源をオン・オフ制御する手段と、前記スレーブプロセッ
サ側の電源の電圧変化を検出してパワーオンリセット信
号を発生する手段と、前記パワーオンリセット信号の発
生を検出して前記マスタプロセッサをリセットする手段
とを備えている。

【００１９】

【実施例】次に、本発明について図面を参照して説明す
る。

【００２０】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、マスタＣＰＵ側電源１はマ
スタＣＰＵ２とマスタＣＰＵ用パワーオンリセット発生
器３とに夫々電源ａを供給する。

【００２１】マスタＣＰＵ２はシステム全体の総合状態
の制御を行うとともに、電源制御信号ｃによってスレー
ブＣＰＵ側電源４０のオン・オフ制御を行う。尚、この
電源制御信号ｃはパワーオンリセット信号制御回路５に
も出力される。

【００２２】マスタＣＰＵ用パワーオンリセット発生器
３はマスタＣＰＵ側電源１からの電源の電圧状態を検出
し、その電源の瞬断を検出すると、リセット信号ｂをパ
ワーオンリセット信号制御回路５に出力する。

【００２３】制御ブロック４内のスレーブＣＰＵ側電源
４０はマスタＣＰＵ２からの電源制御信号ｃによってオ
ン・オフ制御され、スレーブＣＰＵ４１とスレーブＣＰ
Ｕ用パワーオンリセット発生器４２と制御回路４３とに
夫々電源ｄを供給する。

【００２４】スレーブＣＰＵ４１は制御信号４４によっ
て制御回路４３を制御し、シリアルインタフェース１０
を介してシリアル通信にてマスタＣＰＵ２との間の通信
を行う。

【００２５】スレーブＣＰＵ用パワーオンリセット発生
器４２はスレーブＣＰＵ側電源４０からの電源ｄの電圧
状態を検出し、その電源ａの瞬断を検出すると、リセッ
ト信号ｅをスレーブＣＰＵ４１及びパワーオンリセット
信号制御回路５に出力する。

【００２６】ここで、マスタＣＰＵ２とスレーブＣＰＵ
４１とは夫々マスタＣＰＵ用パワーオンリセット発生器
３及びスレーブＣＰＵ用パワーオンリセット発生器４２
からのリセット信号ｂ，ｅがローレベルのときにリセッ
トされるローアクティブのＣＰＵである。

【００２７】パワーオンリセット信号制御回路５は立上
りエッジ検出回路６と反転回路５１とナンド回路５２と
遅延回路５３とアンド回路５４とから構成されている。
立上りエッジ検出回路６はスレーブＣＰＵ用パワーオン
リセット発生器４２からのリセット信号ｅが反転回路５
１で反転された信号の立上りエッジを検出する回路であ
り、反転回路６１と遅延回路６２とアンド回路６３とか
ら構成されている。

【００２８】尚、遅延回路６２は抵抗とコンデンサとを
用いた積分回路等などで構成される場合が多い。また、
遅延回路５３はマスタＣＰＵ２のリセットタイミングを
合わせ込むための回路である。

【００２９】このパワーオンリセット信号制御回路５に
おいて、反転回路５１はスレーブＣＰＵ用パワーオンリ
セット発生器４２からのリセット信号ｅを反転し、その
反転信号を立上りエッジ検出回路６の反転回路６１及び
アンド回路６３に出力する。

【００３０】立上りエッジ検出回路６の反転回路６１は
反転回路５１からの反転信号を反転し、その反転信号を
遅延回路６２に出力する。遅延回路６２は反転回路６１
からの反転信号を遅延し、その遅延信号をアンド回路６
３に出力する。アンド回路６３は反転回路５１からの反
転信号と遅延回路６２からの遅延信号とのアンドをと
り、その演算結果をエッジ検出信号ｆとしてナンド回路
５２に出力する。

【００３１】ナンド回路５２はマスタＣＰＵ２からの電
源制御信号ｃと立上りエッジ検出回路６からのエッジ検
出信号ｆとのナンドをとり、その演算結果を遅延回路５
３に出力する。遅延回路５３はナンド回路５２の出力を
遅延し、その遅延信号ｇをアンド回路５４に出力する。

【００３２】アンド回路５４はマスタＣＰＵ用パワーオ
ンリセット発生器３からのリセット信号ｂと遅延回路５
３からの遅延信号ｇとのアンドをとり、その演算結果を
リセット信号ｈとしてマスタＣＰＵ２に出力する。

【００３３】図２は本発明の一実施例の動作を示すタイ
ミングチャートである。これら図１及び図２を用いて本
発明の一実施例の動作について説明する。

【００３４】マスタＣＰＵ用電源１から出力される電源
ａが立上り、その電圧が安定したときにマスタＣＰＵ用
パワーオンリセット発生器３のリセット信号ｂがｔ１の
時点でローレベルからハイレベルになるので、マスタＣ
ＰＵ２が動作を開始する。

【００３５】マスタＣＰＵ２はスレーブＣＰＵ側電源４
０をオンするために、スレーブＣＰＵ側電源４０への電
源制御信号ｃをｔ２の時点でローレベルからハイレベル
にする。これによって、ｔ２の時点でスレーブＣＰＵ側
電源４０がオンされ、スレーブＣＰＵ側電源４０からス
レーブＣＰＵ４１への電源ｄがｔ２の時点で立上る。

【００３６】制御ブロック４内においても、上記の動作
と同様に、スレーブＣＰＵ用電源４０から出力される電
源ｄの電圧が安定したときにスレーブＣＰＵ用パワーオ
ンリセット発生器４２のリセット信号ｅがｔ３の時点で
ローレベルからハイレベルになるので、スレーブＣＰＵ
４１が動作を開始する。

【００３７】マスタＣＰＵ２からの電源制御信号ｃがｔ
４の時点でローレベルになると、スレーブＣＰＵ側電源
４０から制御回路４３に供給される電源ｄがオフになる
とともに、スレーブＣＰＵ用パワーオンリセット発生器
４２のリセット信号ｅがハイレベルからローレベルとな
ってスレーブＣＰＵ４２がリセットされる。

【００３８】このとき、スレーブＣＰＵ用パワーオンリ
セット発生器４２から出力されるリセット信号ｅはパワ
ーオンリセット信号制御回路５に入力され、反転回路５
１を介して立上りエッジ検出回路６に入力される。

【００３９】立上りエッジ検出回路６ではスレーブＣＰ
Ｕ用パワーオンリセット発生器４２からのリセット信号
ｅの反転値の立上りエッジが検出される。立上りエッジ
検出回路６では立上りエッジが検出されると、遅延回路
６２で定まる一定時間、つまりｔ５の時点からｔ６の時
点の間、エッジ検出信号ｆとしてハイレベルのパルス信
号が出力される。

【００４０】このパルス信号はナンド回路５２でマスタ
ＣＰＵ２からの電源制御信号ｃとのナンドがとられる。
マスタＣＰＵ２からの電源制御信号ｃがローレベルであ
った場合、ナンド回路５２の出力信号を遅延する遅延回
路５３からの遅延信号ｇはｔ５の時点と同様にハイレベ
ルのままとなる。

【００４１】遅延回路５３からの遅延信号ｇはアンド回
路５４でマスタＣＰＵ用パワーオンリセット発生器３か
らのリセット信号ｂとのアンドがとられる。通常動作状
態においてはこのリセット信号ｂがハイレベルであるか
ら、この場合にはアンド回路５４の出力、つまりマスタ
ＣＰＵ２へのリセット信号ｈがハイレベルのままとな
る。よって、マスタＣＰＵ２がリセットされることはな
い。

【００４２】今、制御ブロック４の負荷が大きい場合、
スレーブＣＰＵ側電源４０から制御回路４３に供給され
る電源ｄにｔ７の時点で瞬断が生じると、マスタＣＰＵ
２に入力されるマスタＣＰＵ用パワーオンリセット発生
器３のリセット信号ｂはハイレベルで、スレーブＣＰＵ
４１に入力されるスレーブＣＰＵ用パワーオンリセット
発生器４２のリセット信号ｅのみがローレベルとなる場
合がある。

【００４３】このとき、スレーブＣＰＵ用パワーオンリ
セット発生器４２からのリセット信号ｅはスレーブＣＰ
Ｕ４１に入力され、スレーブＣＰＵ４１をリセットする
とともに、パワーオンリセット信号制御回路５に入力さ
れる。

【００４４】このリセット信号ｅはパワーオンリセット
信号制御回路５の反転回路５１で反転され、立上りエッ
ジ検出回路６に入力される。立上りエッジ検出回路６で
は反転回路５１で反転されたリセット信号ｅの立上りエ
ッジが検出される。

【００４５】立上りエッジ検出回路６はその信号に立上
りエッジを検出すると、遅延回路６２で定まる一定時
間、つまりｔ８の時点からｔ９の時点の間、エッジ検出
信号ｆとしてハイレベルのパルス信号を出力する。

【００４６】このパルス信号はナンド回路５２でマスタ
ＣＰＵ２からの電源制御信号ｃとのナンドがとられる。
このとき、マスタＣＰＵ２にはリセットがかかっていな
いため、マスタＣＰＵ２から出力される電源制御信号ｃ
にはハイレベルが出力されている。

【００４７】したがって、ナンド回路５２からはローレ
ベルのパルス信号が出力される。このパルス信号は遅延
回路５３で遅延され、マスタＣＰＵ用パワーオンリセッ
ト発生器３からのリセット信号ｂとともにアンド回路５
４でアンドがとられる。

【００４８】この状態において、リセット信号ｂはハイ
レベルであるから、アンド回路５４からのリセット信号
ｈはｔ９の時点から一定時間、ローレベルとなる。この
ローレベルのパルス信号はマスタＣＰＵ２のリセット入
力端子に入力されるので、マスタＣＰＵ２はリセットさ
れる。

【００４９】したがって、マスタＣＰＵ２がリセットさ
れるため、マスタＣＰＵ２からスレーブＣＰＵ側電源４
０への電源制御信号ｃもまた初期状態となり、スレーブ
ＣＰＵ側電源４０はオフされる。

【００５０】また、マスタＣＰＵ２に不揮発性メモリ
（図示せず）を用い、マスタＣＰＵ２自身がリセットさ
れる前の状態のデータを保持する機能を備えている場合
には、リセットされる前の状態が電源出力オン状態であ
ることから、再度マスタＣＰＵ２が立上ると、電源制御
信号ｃがマスタＣＰＵ２の初期設定に要する時間、つま
りｔ１０の時間だけローレベルとなった後にハイレベル
となる。

【００５１】電源制御信号ｃがハイレベルになると、ス
レーブＣＰＵ側電源４０がオンするので、システムが再
スタートされることになる。

【００５２】すなわち、本実施例によれば、マスタＣＰ
Ｕ２による電源制御がオンである期間中に、瞬断によっ
てスレーブＣＰＵ４１にリセットがかかった場合、マス
タＣＰＵ２がリセットされてからシステムを再スタート
するので、マスタＣＰＵ２とスレーブＣＰＵ４１との間
の通信の暴走を防止することができる。

【００５３】尚、本実施例では、マスタＣＰＵ２とスレ
ーブＣＰＵ４１とが夫々１つの場合のシステムについて
説明しているが、これに限定されるものではなく、スレ
ーブＣＰＵ４１が２台以上で構成されるマルチプロセッ
サシステムにも本発明を適用することができる。

【００５４】その場合、各制御ブロック内のスレーブＣ
ＰＵに入力されるパワーオンリセット回路の出力信号を
アンド回路に入力して論理積をとり、その出力信号を上
記のパワーオンリセット信号制御回路５に入力すること
で上記の構成を実現することができる。

【００５５】このように、マスタＣＰＵ２及びスレーブ
ＣＰＵ４１が夫々別系統のマスタＣＰＵ側電源１及びス
レーブＣＰＵ側電源４０を有しているシステムにおい
て、スレーブＣＰＵ用パワーオンリセット発生器４２が
スレーブＣＰＵ側電源４０の電源ｄの電圧変化を検出し
てリセット信号ｅを発生したことをパワーオンリセット
信号制御回路５が検出したとき、パワーオンリセット信
号制御回路５からのリセット信号ｈでマスタＣＰＵ２を
リセットすることによって、マスタＣＰＵ２に制御用ブ
ロックの電源電圧等の監視を行うためのアナログ入力ポ
ートを必要としないので、マスタＣＰＵ２にアナログ入
力ポートを有しないＣＰＵを用いても確実なリセット動
作を行うことができる。

【００５６】また、マスタＣＰＵ２のソフトウェア処理
において、スレーブＣＰＵ側電源４０の電源ｄの瞬断を
検出したとき、マスタＣＰＵ２の再スタートにおける処
理をシステムが通常通り立上ったときと同様の処理方法
にて構成できる。

【００５７】よって、専用の周辺回路等によってスレー
ブＣＰＵ側電源４０の電圧状態を把握することなく、ま
たスレーブＣＰＵ４１へのリセット信号ｅを入力するた
めの入力ポートをマスタＣＰＵ２に設けることなく、ス
レーブＣＰＵ側電源４０において瞬断が発生したときに
マスタＣＰＵ２を確実にリセットしてシステムの暴走を
防止することができる。

【００５８】

【発明の効果】以上説明したように本発明によれば、互
いに独立の電源が供給されるマスタプロセッサとスレー
ブプロセッサとからなるマルチプロセッサシステムにお
いて、スレーブプロセッサ側の電源の電圧変化を検出し
てパワーオンリセット信号が発生されたことを検出した
ときにマスタプロセッサをリセットすることによって、
専用の周辺回路等によってスレーブＣＰＵ側電源の電圧
状態を把握することなく、またスレーブＣＰＵへのリセ
ット信号を入力するための入力ポートをマスタＣＰＵに
設けることなく、スレーブＣＰＵ側電源において瞬断が
発生したときにマスタＣＰＵを確実にリセットしてシス
テムの暴走を防止することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例の動作を示すタイミングチャ
ートである。

【図３】従来例の構成を示すブロック図である。

【図４】従来例の構成を示すブロック図である。

【符号の説明】

１ マスタＣＰＵ用電源 ２ マスタＣＰＵ ３ マスタＣＰＵ用パワーオンリセット発生器 ４ 制御ブロック ５ パワーオンリセット信号制御回路 ６ 立上りエッジ検出回路 ４０ スレーブＣＰＵ側電源 ４１ スレーブＣＰＵ ４２ スレーブＣＰＵ用パワーオンリセット発生器 ５１，６１ 反転回路 ５２ ナンド回路 ５３，６２ 遅延回路 ５４，６３ アンド回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 互いに独立の電源が供給されるマスタプ
   ロセッサとスレーブプロセッサとからなるマルチプロセ
   ッサシステムのリセット制御回路であって、前記マスタ
   プロセッサに設けられかつ前記スレーブプロセッサ側の
   電源をオン・オフ制御する手段と、前記スレーブプロセ
   ッサ側の電源の電圧変化を検出してパワーオンリセット
   信号を発生する手段と、前記パワーオンリセット信号の
   発生を検出して前記マスタプロセッサをリセットする手
   段とを有することを特徴とするリセット制御回路。
2. 【請求項２】 前記パワーオンリセット信号の発生を検
   出する手段は、前記パワーオンリセット信号の変化点の
   エッジを検出するエッジ検出回路を含むことを特徴とす
   る請求項１記載のリセット制御回路。
3. 【請求項３】 前記マスタプロセッサをリセットする手
   段は、前記マスタプロセッサ側の電源の電圧変化及び前
   記スレーブプロセッサ側の電源の電圧変化を検出したと
   きに発生されるパワーオンリセット信号のうち少なくと
   も一方が検出されたときに前記マスタプロセッサをリセ
   ットするよう構成されたことを特徴とする請求項１また
   は請求項２記載のリセット制御回路。