JPH0425962A - マルチ中央処理装置による制御システム - Google Patents
マルチ中央処理装置による制御システムInfo
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- JPH0425962A JPH0425962A JP13093290A JP13093290A JPH0425962A JP H0425962 A JPH0425962 A JP H0425962A JP 13093290 A JP13093290 A JP 13093290A JP 13093290 A JP13093290 A JP 13093290A JP H0425962 A JPH0425962 A JP H0425962A
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- program code
- rom
- central processing
- cpu
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- Pending
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- 230000015654 memory Effects 0.000 claims abstract description 8
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 101100438236 Petunia hybrida CAM53 gene Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチ中央処理装置による制御システムに関す
る。
る。
一般に、マルチ中央処理装置（以下ＣＰＬＩと記す）に
よる制御システムにおいては、ＣＰＵ間で共通に使用し
ているプログラムコードがあり、次にあげるものがこれ
に該当する。
よる制御システムにおいては、ＣＰＵ間で共通に使用し
ているプログラムコードがあり、次にあげるものがこれ
に該当する。
・オペレーティングシステムのプログラムコード
共有バスや共有メモリを使用して０１０間でデータのや
りとりを行なうプログラムコード・同種のプログラマブ
ルデバイスに対して制御を行なうプログラムコード ・琥ったく同じ動作をするＣＰ［Ｊがシステム上に複数
ある場合、そのプラグラムコード従来のマルチＣＰＵに
よる制御システムでは、このようにＣＰＵ間で共通に使
用しているプログラムコードについても、それぞれのＣ
ＰＵごとにプログラムコードをＲＯＭに書き込んで実装
する構成となっていた。
りとりを行なうプログラムコード・同種のプログラマブ
ルデバイスに対して制御を行なうプログラムコード ・琥ったく同じ動作をするＣＰ［Ｊがシステム上に複数
ある場合、そのプラグラムコード従来のマルチＣＰＵに
よる制御システムでは、このようにＣＰＵ間で共通に使
用しているプログラムコードについても、それぞれのＣ
ＰＵごとにプログラムコードをＲＯＭに書き込んで実装
する構成となっていた。
上述した従来のマルチＣＰＵによる制御システムでは、
ＣＰＵ間で共通に使用しているプログラムコードについ
てもそれぞれのＣＰＵごとにプログラムコードをＲＯＭ
に書き込んで実装する構成となっているので、このため
ＣＰＵ間で共通に使用しているプログラムコードに変更
があった場合には、それを使用しているＣＰＵの数だけ
ＲＯＭにプログラムコードを書き込んで、ＲＯＭを取り
替る必要があるという欠点がある。
ＣＰＵ間で共通に使用しているプログラムコードについ
てもそれぞれのＣＰＵごとにプログラムコードをＲＯＭ
に書き込んで実装する構成となっているので、このため
ＣＰＵ間で共通に使用しているプログラムコードに変更
があった場合には、それを使用しているＣＰＵの数だけ
ＲＯＭにプログラムコードを書き込んで、ＲＯＭを取り
替る必要があるという欠点がある。
本発明のマルチＣＰＵによる制御システムは、複数の中
央処理装置が共有バスを介して接続しているマルチ中央
処理装置による制御システムにおいて、前記複数の中央
処理装置が共通に使用するプログラムコードと固定デー
タとを記憶する記憶装置と、この記憶装置と前記複数の
中央処理装置間を接続する共有コード転送用バスと、前
記複数の中央処理装置それぞれに前記共有コード転送用
バスを介して前記記憶装置にアクセスして前記プログラ
ムコードをキャシュするキャシュコントローラと、この
キャッシュコントローラでキャッシュしたプログラムコ
ードを記憶するキャッシュメモリとを有し、また前記記
憶装置は取替え可能なＲＯＭを有している。
央処理装置が共有バスを介して接続しているマルチ中央
処理装置による制御システムにおいて、前記複数の中央
処理装置が共通に使用するプログラムコードと固定デー
タとを記憶する記憶装置と、この記憶装置と前記複数の
中央処理装置間を接続する共有コード転送用バスと、前
記複数の中央処理装置それぞれに前記共有コード転送用
バスを介して前記記憶装置にアクセスして前記プログラ
ムコードをキャシュするキャシュコントローラと、この
キャッシュコントローラでキャッシュしたプログラムコ
ードを記憶するキャッシュメモリとを有し、また前記記
憶装置は取替え可能なＲＯＭを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図において、本実施例は中央処理装置（以下ｃｐｕ
と記す）４，５と、ＣＰＵ４，５間でデータ転送を行う
ための共有バス１と、ＣＰＵ４５で共通に使用している
プログラムコードが書込まれティるＲＯＭ３と、ＣＰＬ
Ｉ４，５がＲＯＭ３の中のプロクラムコードを参照して
プログラムコードをＣＰＵ４，５へ転送するための共有
コード転送用バス２とを有して構成し、ＣＰＵ４はＲＯ
Ｍ３の中のプログラムコードをキャッシュするためのキ
ャッシュコントローラ（以下ＣＡＣＴＬと記す）４２と
、キャッシュしたプログラムコードを格納するキャッシ
ュメモリ（以下ＣＡＭと記す）４３と、共有バス１から
転送されたまたは転送されるデータを一時記憶するバス
バッファ（以下ＢＡと記す）４１と、ＣＰＵ４の制御プ
ログラムを格納しているプログラムメモリ（以下ＰＲＯ
Ｍ）４７と、ＣＰＵ４のローカルＤＲＡＭ （以下ＬＤ
ＲＡＭと記す）４６と、被制御装置（以下ＥＱと記す）
６とインタフェースするＩ１０バッファ（以下ｌ１０Ｂ
と記す）４８と、ＣＰＵ４内全体をローカルバス（以下
ＬＢＬＪＳと記す）４４を介して制御する制御部（以下
ＣＴＬと記す〉４５とを有して構成し、ＣＰＬＪＳも同
様にＢＡ５１．ＣＡＣＴＬ５２．ＣＡＭ５３゜ＬＢＬＪ
Ｓ５４．ＬＤＲＡＭ５６．ＰＲＯＭ５７Ｉ１０Ｂ５８お
よびＣＴＬ５５とを有して構成している。
と記す）４，５と、ＣＰＵ４，５間でデータ転送を行う
ための共有バス１と、ＣＰＵ４５で共通に使用している
プログラムコードが書込まれティるＲＯＭ３と、ＣＰＬ
Ｉ４，５がＲＯＭ３の中のプロクラムコードを参照して
プログラムコードをＣＰＵ４，５へ転送するための共有
コード転送用バス２とを有して構成し、ＣＰＵ４はＲＯ
Ｍ３の中のプログラムコードをキャッシュするためのキ
ャッシュコントローラ（以下ＣＡＣＴＬと記す）４２と
、キャッシュしたプログラムコードを格納するキャッシ
ュメモリ（以下ＣＡＭと記す）４３と、共有バス１から
転送されたまたは転送されるデータを一時記憶するバス
バッファ（以下ＢＡと記す）４１と、ＣＰＵ４の制御プ
ログラムを格納しているプログラムメモリ（以下ＰＲＯ
Ｍ）４７と、ＣＰＵ４のローカルＤＲＡＭ （以下ＬＤ
ＲＡＭと記す）４６と、被制御装置（以下ＥＱと記す）
６とインタフェースするＩ１０バッファ（以下ｌ１０Ｂ
と記す）４８と、ＣＰＵ４内全体をローカルバス（以下
ＬＢＬＪＳと記す）４４を介して制御する制御部（以下
ＣＴＬと記す〉４５とを有して構成し、ＣＰＬＪＳも同
様にＢＡ５１．ＣＡＣＴＬ５２．ＣＡＭ５３゜ＬＢＬＪ
Ｓ５４．ＬＤＲＡＭ５６．ＰＲＯＭ５７Ｉ１０Ｂ５８お
よびＣＴＬ５５とを有して構成している。
次に、本実施例のＲ，ＯＭ ３を参照する場合の動作に
ついて説明する。
ついて説明する。
ＣＰＬ１４．５て共通に使用されるプログラムコードが
格納されているＲＯＭ３をＣＰＵ４が参照する場合、Ｃ
ＡＣＴＬ４が共通コード転送用バス２を介してＲＯＭ３
を直接制御し、ＲＯＭ３から転送されてくるプログラム
コードをＣＡＭ４３に格納させる。
格納されているＲＯＭ３をＣＰＵ４が参照する場合、Ｃ
ＡＣＴＬ４が共通コード転送用バス２を介してＲＯＭ３
を直接制御し、ＲＯＭ３から転送されてくるプログラム
コードをＣＡＭ４３に格納させる。
もし、プログラムコードに変更が生じた場合にはＲＯＭ
３のプロクラムコードのみを変更し、ＣＰＬ１４．５そ
れぞれのＣＡＣＴＬ４２，５２からＲＯＭ３をキャッシ
ュすることにより、変更されたプログラムコードがＣＡ
Ｍ４．３．５３に格納される。
３のプロクラムコードのみを変更し、ＣＰＬ１４．５そ
れぞれのＣＡＣＴＬ４２，５２からＲＯＭ３をキャッシ
ュすることにより、変更されたプログラムコードがＣＡ
Ｍ４．３．５３に格納される。
このとき、ＣＰＵ４，５間でデータ転送を行うための共
有バス１になんら影響を与えることはない 〔発明の効果〕 以上説明したように本発明は、ＣＰＵ間で共通に使用し
ているプログラムコードを、共有バスとは別に各ＣＰｔ
Ｊのキャッシュコントローラから直接制御できるバスチ
ャネル上に配置する１組の記憶装置で供給することがで
きるようにしたので、ＣＰＵ間で共通に使用しているプ
ログラムコードを変更した場合でも、従来のようにその
プログラムコードを使用している分だけプログラムコー
ドをＲＯＭに書込んでＣＰｔＪ内のＲＯＭを取り替える
という必要がなくなり、１組の記憶装置のＲＯＭにコー
ドを書込んでそのＲ，ＯＭを取り替えるだけでよいとい
う効果を有する。
有バス１になんら影響を与えることはない 〔発明の効果〕 以上説明したように本発明は、ＣＰＵ間で共通に使用し
ているプログラムコードを、共有バスとは別に各ＣＰｔ
Ｊのキャッシュコントローラから直接制御できるバスチ
ャネル上に配置する１組の記憶装置で供給することがで
きるようにしたので、ＣＰＵ間で共通に使用しているプ
ログラムコードを変更した場合でも、従来のようにその
プログラムコードを使用している分だけプログラムコー
ドをＲＯＭに書込んでＣＰｔＪ内のＲＯＭを取り替える
という必要がなくなり、１組の記憶装置のＲＯＭにコー
ドを書込んでそのＲ，ＯＭを取り替えるだけでよいとい
う効果を有する。
また、記憶装置からＣＰＵ間で共通に使用しているプロ
グラムコードを共有コード転送用バスを用いて転送する
ことにより、ＣＰＵ間でデータのやりとりを行う共有バ
スの効率を下げることなく各ＣＰＵからプログラムコー
ドを参照することができる効果がある。
グラムコードを共有コード転送用バスを用いて転送する
ことにより、ＣＰＵ間でデータのやりとりを行う共有バ
スの効率を下げることなく各ＣＰＵからプログラムコー
ドを参照することができる効果がある。
第１図は本発明の一実施例を示すブロック図である。
１・・・共有バス、２・・・共有コード転送用バス、３
・・・ＲＯＭ、４．５・・・中央処理装置（ＣＰＵ）、
６．５・・・被制御装置（ＥＱ）、４ ］、、５１・・
・バスバッファ（ＢＡ）、４２．５２・・キャッシュコ
ントローラ（ＣＡＣＴＬ）、４３．５３・・・キャッシ
ュメモリ（ＣＡＭ） 、４４．５４・・・ローカルバス
（ＬＢＵＳ）、４５．５５−・・制御部（ＣＴ Ｉ−）
、４６．５６・・・ローカルＤＲＡＭ （ＬＤＲＡＭ）
、４７．５７−・・プログラムＲ，ＯＭ （Ｐ ＲＯＭ
）、４８．５８−Ｉ１０バッファ（ＩｌｏＢ）。
・・・ＲＯＭ、４．５・・・中央処理装置（ＣＰＵ）、
６．５・・・被制御装置（ＥＱ）、４ ］、、５１・・
・バスバッファ（ＢＡ）、４２．５２・・キャッシュコ
ントローラ（ＣＡＣＴＬ）、４３．５３・・・キャッシ
ュメモリ（ＣＡＭ） 、４４．５４・・・ローカルバス
（ＬＢＵＳ）、４５．５５−・・制御部（ＣＴ Ｉ−）
、４６．５６・・・ローカルＤＲＡＭ （ＬＤＲＡＭ）
、４７．５７−・・プログラムＲ，ＯＭ （Ｐ ＲＯＭ
）、４８．５８−Ｉ１０バッファ（ＩｌｏＢ）。
Claims (1)
- 【特許請求の範囲】 １、複数の中央処理装置が共有バスを介して接続してい
るマルチ中央処理装置による制御システムにおいて、前
記複数の中央処理装置が共通に使用するプログラムコー
ドと固定データとを記憶する記憶装置と、この記憶装置
と前記複数の中央処理装置間を接続する共有コード転送
用バスと、前記複数の中央処理装置それぞれに前記共有
コード転送用バスを介して前記記憶装置にアクセスして
前記プログラムコードをキャシュするキャシュコントロ
ーラと、このキャッシュコントローラでキャッシュした
プログラムコードを記憶するキャッシュメモリとを有す
ることを特徴とするマルチ中央処理装置による制御シス
テム。 ２、前記記憶装置は取替え可能なＲＯＭを有して成るこ
とを特徴とする請求項１記載のマルチ中央処理装置によ
る制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13093290A JPH0425962A (ja) | 1990-05-21 | 1990-05-21 | マルチ中央処理装置による制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13093290A JPH0425962A (ja) | 1990-05-21 | 1990-05-21 | マルチ中央処理装置による制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0425962A true JPH0425962A (ja) | 1992-01-29 |
Family
ID=15046082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13093290A Pending JPH0425962A (ja) | 1990-05-21 | 1990-05-21 | マルチ中央処理装置による制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0425962A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5951683A (en) * | 1994-01-28 | 1999-09-14 | Fujitsu Limited | Multiprocessor system and its control method |
| US6646653B2 (en) | 1992-01-30 | 2003-11-11 | A/N Inc. | Programmable graphics processor for use in a video game system or the like |
-
1990
- 1990-05-21 JP JP13093290A patent/JPH0425962A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6646653B2 (en) | 1992-01-30 | 2003-11-11 | A/N Inc. | Programmable graphics processor for use in a video game system or the like |
| US6895470B2 (en) | 1992-01-30 | 2005-05-17 | Nintendo Of America Inc. | External memory system having programmable graphics processor for use in a video game system or the like |
| US7229355B2 (en) | 1992-01-30 | 2007-06-12 | Nintendo Co., Ltd. | External memory system having programmable graphics processor for use in a video game system of the like |
| US7432932B2 (en) | 1992-01-30 | 2008-10-07 | Nintendo Co., Ltd. | External memory system having programmable graphics processor for use in a video game system or the like |
| US5951683A (en) * | 1994-01-28 | 1999-09-14 | Fujitsu Limited | Multiprocessor system and its control method |
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