JPH04236649A - データ転送装置 - Google Patents
データ転送装置Info
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- JPH04236649A JPH04236649A JP3004797A JP479791A JPH04236649A JP H04236649 A JPH04236649 A JP H04236649A JP 3004797 A JP3004797 A JP 3004797A JP 479791 A JP479791 A JP 479791A JP H04236649 A JPH04236649 A JP H04236649A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ダイレクト・メモリ・
アクセス・コントローラ（以下ＤＭＡＣという）を用い
たコンピュータシステムにおけるメモリ−メモリ間など
のデータ転送をするデータ転送装置に関するものである
。
アクセス・コントローラ（以下ＤＭＡＣという）を用い
たコンピュータシステムにおけるメモリ−メモリ間など
のデータ転送をするデータ転送装置に関するものである
。
【０００２】
【従来の技術】コンピュータシステムにおいて、中央処
理装置（以下ＣＰＵという）の処理能力以上のため最も
時間のかかるメモリアクセス関連処理をＤＭＡＣに代行
させる場合が多い。
理装置（以下ＣＰＵという）の処理能力以上のため最も
時間のかかるメモリアクセス関連処理をＤＭＡＣに代行
させる場合が多い。
【０００３】以下、図面を参照しながら上述した従来の
ＤＭＡＣによるデータ転送について説明する。図５は従
来のＤＭＡＣを持つコンピュータシステムであるデータ
転送装置の構成を示すブロック図である。図５において
、ＣＰＵ１、メモリ２およびＤＭＡＣ３の各間を、デー
タバス４、アドレスバス５およびコマンドバス６でそれ
ぞれ結んでいる。
ＤＭＡＣによるデータ転送について説明する。図５は従
来のＤＭＡＣを持つコンピュータシステムであるデータ
転送装置の構成を示すブロック図である。図５において
、ＣＰＵ１、メモリ２およびＤＭＡＣ３の各間を、デー
タバス４、アドレスバス５およびコマンドバス６でそれ
ぞれ結んでいる。
【０００４】図６は、図５の構成でＤＭＡＣを用いてメ
モリ−メモリ転送を行う場合のメモリ空間の様子を示す
概念図である。図６において、７はメモリ空間全体、Ａ
は転送元基準アドレス、Ｂは転送先基準アドレス、Ｘは
転送するアドレス幅を示すオフセットである。
モリ−メモリ転送を行う場合のメモリ空間の様子を示す
概念図である。図６において、７はメモリ空間全体、Ａ
は転送元基準アドレス、Ｂは転送先基準アドレス、Ｘは
転送するアドレス幅を示すオフセットである。
【０００５】上記構成により、以下、その動作を説明す
る。まず、ＣＰＵ１はＤＭＡＣ３に対して、転送元基準
アドレスＡ、転送先基準アドレスＢおよびオフセットＸ
を、データバス４、アドレスバス５およびコマンドバス
６を用いてパラメータとして与える。ＤＭＡＣ３に対し
てデータ転送要求があると、ＤＭＡＣ３はＣＰＵ１に対
してコマンドバス６を用いてバス制御権を要求し、続い
て、ＣＰＵ１はＤＭＡＣ３に対してバス制御権を渡す。 以上のパラメータ書込み、ハンドシェイクな通信による
バス制御権獲得後、ＤＭＡＣ３はメモリ２に対して、転
送元基準アドレスＡからＸ回の加算または減算されたア
ドレス間のメモリブロックを、転送先基準アドレスＢか
らＸ回の加算または減算されたアドレス間のメモリブロ
ックにデータを転送する。１回の転送終了後、ＤＭＡＣ
３はバス制御権をＣＰＵ１に返してデータ転送を終了す
る。
る。まず、ＣＰＵ１はＤＭＡＣ３に対して、転送元基準
アドレスＡ、転送先基準アドレスＢおよびオフセットＸ
を、データバス４、アドレスバス５およびコマンドバス
６を用いてパラメータとして与える。ＤＭＡＣ３に対し
てデータ転送要求があると、ＤＭＡＣ３はＣＰＵ１に対
してコマンドバス６を用いてバス制御権を要求し、続い
て、ＣＰＵ１はＤＭＡＣ３に対してバス制御権を渡す。 以上のパラメータ書込み、ハンドシェイクな通信による
バス制御権獲得後、ＤＭＡＣ３はメモリ２に対して、転
送元基準アドレスＡからＸ回の加算または減算されたア
ドレス間のメモリブロックを、転送先基準アドレスＢか
らＸ回の加算または減算されたアドレス間のメモリブロ
ックにデータを転送する。１回の転送終了後、ＤＭＡＣ
３はバス制御権をＣＰＵ１に返してデータ転送を終了す
る。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、１回のメモリ−メモリ転送毎にＣＰＵ１と
ＤＭＡＣ３の通信を繰り返すため任意の複数回のメモリ
−メモリ転送が必要な場合、通信に時間がかかって高速
なデータ転送を行うことができないという問題を有して
いた。また同時に、転送先基準アドレスＢがメモリ−メ
モリ転送毎に異なるため、メモリブロック間が生じてメ
モリ空間を無駄にするという問題を有していた。
の構成では、１回のメモリ−メモリ転送毎にＣＰＵ１と
ＤＭＡＣ３の通信を繰り返すため任意の複数回のメモリ
−メモリ転送が必要な場合、通信に時間がかかって高速
なデータ転送を行うことができないという問題を有して
いた。また同時に、転送先基準アドレスＢがメモリ−メ
モリ転送毎に異なるため、メモリブロック間が生じてメ
モリ空間を無駄にするという問題を有していた。
【０００７】本発明は上記従来の問題を解決するもので
、復数回のメモリ−メモリ転送が必要な場合でも高速な
データ転送を行うことができ、また、メモリを有効に使
用することができるデータ転送装置を提供することを目
的とするものである。
、復数回のメモリ−メモリ転送が必要な場合でも高速な
データ転送を行うことができ、また、メモリを有効に使
用することができるデータ転送装置を提供することを目
的とするものである。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明のデータ転送装置は、ＣＰＵと、前記ＣＰＵに
対してデータバス、アドレスバスおよびコマンドバスで
結ばれるメモリと、前記ＣＰＵおよびメモリに対してデ
ータバス、アドレスバスおよびコマンドバスで結ばれ前
記ＣＰＵに依存せず前記メモリに対して任意のアドレス
にアクセス可能であって、前記メモリの持つ全メモリ空
間に対して所定基準アドレスＡからＸ回（オフセット）
の加算または減算されたアドレス間のメモリブロックを
他の所定基準アドレスＢからＸ回の加算または減算され
たアドレス間のメモリブロックにデータを転送するメモ
リ−メモリ転送において、前記所定基準アドレスＡ、Ｂ
、オフセットＸ、加算か減算かのパラメータ以外に前記
メモリ−メモリ転送をｎ回行う回数パラメータが与えら
れて、前記メモリに対して異なる複数基準アドレスと異
なるオフセットを持つメモリ−メモリ転送をｎ回連続し
てメモリ−メモリ転送可能なＤＭＡＣとを備えたもので
ある。
に本発明のデータ転送装置は、ＣＰＵと、前記ＣＰＵに
対してデータバス、アドレスバスおよびコマンドバスで
結ばれるメモリと、前記ＣＰＵおよびメモリに対してデ
ータバス、アドレスバスおよびコマンドバスで結ばれ前
記ＣＰＵに依存せず前記メモリに対して任意のアドレス
にアクセス可能であって、前記メモリの持つ全メモリ空
間に対して所定基準アドレスＡからＸ回（オフセット）
の加算または減算されたアドレス間のメモリブロックを
他の所定基準アドレスＢからＸ回の加算または減算され
たアドレス間のメモリブロックにデータを転送するメモ
リ−メモリ転送において、前記所定基準アドレスＡ、Ｂ
、オフセットＸ、加算か減算かのパラメータ以外に前記
メモリ−メモリ転送をｎ回行う回数パラメータが与えら
れて、前記メモリに対して異なる複数基準アドレスと異
なるオフセットを持つメモリ−メモリ転送をｎ回連続し
てメモリ−メモリ転送可能なＤＭＡＣとを備えたもので
ある。
【０００９】また、本発明のデータ転送装置は、ＣＰＵ
と、前記ＣＰＵに対してデータバス、アドレスバスおよ
びコマンドバスで結ばれるメモリと、前記ＣＰＵおよび
メモリに対してデータバス、アドレスバスおよびコマン
ドバスで結ばれ前記ＣＰＵに依存せず前記メモリに対し
て任意のアドレスにアクセス可能であって、前記メモリ
の持つ全メモリ空間に対して所定基準アドレスＡからＸ
回（オフセット）の加算または減算されたアドレス間の
メモリブロックを他の所定基準アドレスＢからＸ回の加
算または減算されたアドレス間のメモリブロックにデー
タを転送するメモリ−メモリ転送において、基準アドレ
スＢの代わりに転送先ベースアドレスＺが与えられて、
この転送先ベースアドレスＺを基準としてオフセットＸ
の最初のメモリ−メモリ転送を実行し、続いて、（前記
転送先ベースアドレスＺ）＋（前記オフセットＸ）の加
算結果を基準として次のメモリ−メモリ転送を実行し、
以下前記加算結果にオフセットＸを順次加算した加算結
果を基準にしｎ回のメモリ−メモリ転送を順次実行して
メモリ空間を連続して埋めるように制御可能なＤＭＡＣ
とを備えたものである。
と、前記ＣＰＵに対してデータバス、アドレスバスおよ
びコマンドバスで結ばれるメモリと、前記ＣＰＵおよび
メモリに対してデータバス、アドレスバスおよびコマン
ドバスで結ばれ前記ＣＰＵに依存せず前記メモリに対し
て任意のアドレスにアクセス可能であって、前記メモリ
の持つ全メモリ空間に対して所定基準アドレスＡからＸ
回（オフセット）の加算または減算されたアドレス間の
メモリブロックを他の所定基準アドレスＢからＸ回の加
算または減算されたアドレス間のメモリブロックにデー
タを転送するメモリ−メモリ転送において、基準アドレ
スＢの代わりに転送先ベースアドレスＺが与えられて、
この転送先ベースアドレスＺを基準としてオフセットＸ
の最初のメモリ−メモリ転送を実行し、続いて、（前記
転送先ベースアドレスＺ）＋（前記オフセットＸ）の加
算結果を基準として次のメモリ−メモリ転送を実行し、
以下前記加算結果にオフセットＸを順次加算した加算結
果を基準にしｎ回のメモリ−メモリ転送を順次実行して
メモリ空間を連続して埋めるように制御可能なＤＭＡＣ
とを備えたものである。
【００１０】
【作用】上記請求項１の構成により、ＤＭＡＣにセット
されたｎ回分の所定基準アドレスＡ、Ｂ、およびオフセ
ットＸとメモリ−メモリ転送回数パラメータｎを用いて
、異なる複数基準アドレスと異なるオフセットを持つメ
モリ−メモリ転送をｎ回連続して行うので、ｎ回のメモ
リ−メモリ転送が一度に連続して行えて高速なメモリ−
メモリ転送が可能となる。
されたｎ回分の所定基準アドレスＡ、Ｂ、およびオフセ
ットＸとメモリ−メモリ転送回数パラメータｎを用いて
、異なる複数基準アドレスと異なるオフセットを持つメ
モリ−メモリ転送をｎ回連続して行うので、ｎ回のメモ
リ−メモリ転送が一度に連続して行えて高速なメモリ−
メモリ転送が可能となる。
【００１１】上記請求項２の構成により、ＤＭＡＣに転
送先の基準アドレスＢの代わりに転送先ベースアドレス
Ｚが与えられて、この転送先ベースアドレスＺを基準と
してオフセットＸの最初のメモリ−メモリ転送を実行し
、続いて、（前記転送先ベースアドレスＺ）＋（前記オ
フセットＸ）の加算結果を基準として次のメモリ−メモ
リ転送を実行し、以下前記加算結果にオフセットＸを順
次加算した加算結果を基準にしてｎ回のメモリ−メモリ
転送を実行しメモリ空間を連続して順次埋めて行くので
、メモリが有効に利用され，かつ、高速なメモリ−メモ
リ転送が可能となる。
送先の基準アドレスＢの代わりに転送先ベースアドレス
Ｚが与えられて、この転送先ベースアドレスＺを基準と
してオフセットＸの最初のメモリ−メモリ転送を実行し
、続いて、（前記転送先ベースアドレスＺ）＋（前記オ
フセットＸ）の加算結果を基準として次のメモリ−メモ
リ転送を実行し、以下前記加算結果にオフセットＸを順
次加算した加算結果を基準にしてｎ回のメモリ−メモリ
転送を実行しメモリ空間を連続して順次埋めて行くので
、メモリが有効に利用され，かつ、高速なメモリ−メモ
リ転送が可能となる。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は本発明の第１の実施例のデータ
転送装置の構成を示すブロック図である。図１において
、ＣＰＵ１１とメモリ１２の間はデータバス１３、アド
レスバス１４およびコマンドバス１５で結ばれている。 また、ＤＭＡＣ１６は，ＣＰＵ１１およびメモリ１２に
対してデータバス１３、アドレスバス１４およびコマン
ドバス１５で結ばれＣＰＵ１１に依存せずメモリ１２に
対して任意のアドレスにアクセス可能である。ＤＭＡＣ
１６を用いてメモリ１２の持つ全メモリ空間に対して転
送元基準アドレス１７からＸ回の加算または減算された
アドレス間のメモリブロックを他の転送先基準アドレス
１８からＸ回の加算または減算されたアドレス間のメモ
リブロックにデータを転送するメモリ−メモリ転送に際
して、これら転送元基準アドレス１７、転送先基準アド
レス１８、オフセットＸ、加算か減算かのパラメータ以
外にメモリ−メモリ転送をｎ回行う回数パラメータがＤ
ＭＡＣ１６にＣＰＵ１１から与えられて保持される。こ
の場合、ＤＭＡＣ１６は、転送元基準アドレス１７、転
送先基準アドイレス１８およびオフセットもそれぞれｎ
回分セット可能な構成とする。そして、メモリ１２に対
してＤＭＡＣ１６は、異なる複数の基準アドレスと異な
る複数のオフセットを持つメモリ−メモリ転送をｎ回連
続して行う構成としている。ここで、ＤＭＡＣ１６には
カウンタ１９が設けられ、カウンタ１９は、ＤＭＡＣ１
６に保持されたメモリ−メモリ転送の回数ｎをメモリ−
メモリ転送が１回終了する毎にデクリメント、すなわち
減算して行き、ｎ＝０ になったときに転送終了とする
ように構成されている。
ながら説明する。図１は本発明の第１の実施例のデータ
転送装置の構成を示すブロック図である。図１において
、ＣＰＵ１１とメモリ１２の間はデータバス１３、アド
レスバス１４およびコマンドバス１５で結ばれている。 また、ＤＭＡＣ１６は，ＣＰＵ１１およびメモリ１２に
対してデータバス１３、アドレスバス１４およびコマン
ドバス１５で結ばれＣＰＵ１１に依存せずメモリ１２に
対して任意のアドレスにアクセス可能である。ＤＭＡＣ
１６を用いてメモリ１２の持つ全メモリ空間に対して転
送元基準アドレス１７からＸ回の加算または減算された
アドレス間のメモリブロックを他の転送先基準アドレス
１８からＸ回の加算または減算されたアドレス間のメモ
リブロックにデータを転送するメモリ−メモリ転送に際
して、これら転送元基準アドレス１７、転送先基準アド
レス１８、オフセットＸ、加算か減算かのパラメータ以
外にメモリ−メモリ転送をｎ回行う回数パラメータがＤ
ＭＡＣ１６にＣＰＵ１１から与えられて保持される。こ
の場合、ＤＭＡＣ１６は、転送元基準アドレス１７、転
送先基準アドイレス１８およびオフセットもそれぞれｎ
回分セット可能な構成とする。そして、メモリ１２に対
してＤＭＡＣ１６は、異なる複数の基準アドレスと異な
る複数のオフセットを持つメモリ−メモリ転送をｎ回連
続して行う構成としている。ここで、ＤＭＡＣ１６には
カウンタ１９が設けられ、カウンタ１９は、ＤＭＡＣ１
６に保持されたメモリ−メモリ転送の回数ｎをメモリ−
メモリ転送が１回終了する毎にデクリメント、すなわち
減算して行き、ｎ＝０ になったときに転送終了とする
ように構成されている。
【００１３】上記構成により、以下、その動作を説明す
る。まず、ＤＭＡＣ１６に対してＣＰＵ１１は転送元基
準アドレス１７ｎ，転送先基準アドレス１８ｎおよびオ
フセットＸｎ、転送元基準アドレス１７ｎ−１ ，転送
先基準アドレス１８ｎ−１ およびオフセットＸｎ−１
・・・をｎ＝１まで設定し、また、メモリ−メモリ転
送回数ｎを設定する。続いて、ＤＭＡＣ１６に対してデ
ータ転送要求があると、ＤＭＡＣ１６はＣＰＵ１１に対
してコマンドバス１５を介してバス制御権を要求し、そ
の後ＣＰＵ１１はＤＭＡＣ１６に対してバス制御権を渡
す。以上の各パラメータ書込み、ハンドシェイクな通信
の後にＤＭＡＣ１６はデータバス１３、アドレスバス１
４およびコマンドバス１５を介してメモリ空間に対して
１回目の転送元基準アドレス１８ｎからデータを読み出
して転送先基準アドレス１９ｎへデータを書込み、以上
の読出／書込み動作をオフセット数Ｘｎだけ行い、１回
目のメモリ−メモリ転送を終了する。続いて、カウンタ
１９の値を１回減算して、次のメモリ−メモリ転送に移
る。つまり、転送元基準アドレス１８ｎ−１ からデー
タを読出し、転送先基準アドレス１９ｎ−１ へデータ
を書込み、以上の読出／書込み動作をオフセット数Ｘｎ
−１だけ行い、２回目のメモリ−メモリ転送を終了する
。以上の動作をｎ＝０ となるまで実行した時点でバス
制御権をＣＰＵ１１に返してデータ転送を終了する。図
２はこの様子を示したもので、１回目に転送元基準アド
レス１７ｎから転送先基準アドレス１８ｎへオフセット
Ｘｎ回分、データを転送しており、さらに、２回目に転
送元基準アドレス１７ｎ−１から転送先基準アドレス１
８ｎ−１へオフセットＸｎ−１回分、データを転送して
いる。このように、ＤＭＡＣ１６にｎ回分の転送元基準
アドレス，転送先基準アドレスおよびオフセットと、転
送回数ｎを与えることにより、複数回のメモリ−メモリ
転送を連続して高速にデータ転送することが可能になる
。
る。まず、ＤＭＡＣ１６に対してＣＰＵ１１は転送元基
準アドレス１７ｎ，転送先基準アドレス１８ｎおよびオ
フセットＸｎ、転送元基準アドレス１７ｎ−１ ，転送
先基準アドレス１８ｎ−１ およびオフセットＸｎ−１
・・・をｎ＝１まで設定し、また、メモリ−メモリ転
送回数ｎを設定する。続いて、ＤＭＡＣ１６に対してデ
ータ転送要求があると、ＤＭＡＣ１６はＣＰＵ１１に対
してコマンドバス１５を介してバス制御権を要求し、そ
の後ＣＰＵ１１はＤＭＡＣ１６に対してバス制御権を渡
す。以上の各パラメータ書込み、ハンドシェイクな通信
の後にＤＭＡＣ１６はデータバス１３、アドレスバス１
４およびコマンドバス１５を介してメモリ空間に対して
１回目の転送元基準アドレス１８ｎからデータを読み出
して転送先基準アドレス１９ｎへデータを書込み、以上
の読出／書込み動作をオフセット数Ｘｎだけ行い、１回
目のメモリ−メモリ転送を終了する。続いて、カウンタ
１９の値を１回減算して、次のメモリ−メモリ転送に移
る。つまり、転送元基準アドレス１８ｎ−１ からデー
タを読出し、転送先基準アドレス１９ｎ−１ へデータ
を書込み、以上の読出／書込み動作をオフセット数Ｘｎ
−１だけ行い、２回目のメモリ−メモリ転送を終了する
。以上の動作をｎ＝０ となるまで実行した時点でバス
制御権をＣＰＵ１１に返してデータ転送を終了する。図
２はこの様子を示したもので、１回目に転送元基準アド
レス１７ｎから転送先基準アドレス１８ｎへオフセット
Ｘｎ回分、データを転送しており、さらに、２回目に転
送元基準アドレス１７ｎ−１から転送先基準アドレス１
８ｎ−１へオフセットＸｎ−１回分、データを転送して
いる。このように、ＤＭＡＣ１６にｎ回分の転送元基準
アドレス，転送先基準アドレスおよびオフセットと、転
送回数ｎを与えることにより、複数回のメモリ−メモリ
転送を連続して高速にデータ転送することが可能になる
。
【００１４】図３は本発明の第２の実施例のデータ転送
装置の構成を示すブロック図である。図３において、Ｃ
ＰＵ２１とメモリ２２の間はデータバス２３、アドレス
バス２４およびコマンドバス２５で結ばれている。また
、ＤＭＡＣ２６は，ＣＰＵ２１およびメモリ２２に対し
てデータバス２３、アドレスバス２４およびコマンドバ
ス２５で結ばれＣＰＵ２１に依存せずメモリ２２に対し
て任意のアドレスにアクセス可能である。メモリ２２の
持つ全メモリ空間に対して転送元基準アドレス２７から
Ｘ回の加算または減算されたアドレス間のメモリブロッ
クを上述の転送先基準アドレス２８からＸ回の加算また
は減算されたアドレス間のメモリブロックにデータを転
送するメモリ−メモリ転送に際して、ＣＰＵ２１からＤ
ＭＡＣ２６に対して転送先基準アドレス２８の代わりに
転送先ベースアドレスＺが与えられて保持される。すな
わち、転送先ベースアドレスＺを設定することにより全
ての転送先基準アドレス２８は無効となる。この転送先
ベースアドレスＺを基準としてオフセットＸｎの最初の
メモリ−メモリ転送を実行する。ＤＭＡＣ２６には演算
部３０が設けられ、続いて演算部３０は、転送先ベース
アドレスＺを保持しており、転送先ベースアドレスＺに
対してメモリ−メモリ転送終了毎にオフセットＸｎを順
次加算して行く。この加算された（転送先ベースアドレ
スＺ）＋（オフセットＸｎ）を基準として次のメモリ−
メモリ転送を実行し以下ｎ回のメモリ−メモリ転送を繰
り返し実行してメモリ空間を連続して埋める。 ここで、ＤＭＡＣ２６に設けられたカウンタ２９は、Ｄ
ＭＡＣ２６に保持されたメモリ−メモリ転送の回数ｎを
メモリ−メモリ転送が１回終了する毎に減算して行き、
ｎ＝０ で転送終了とするように構成されている。
装置の構成を示すブロック図である。図３において、Ｃ
ＰＵ２１とメモリ２２の間はデータバス２３、アドレス
バス２４およびコマンドバス２５で結ばれている。また
、ＤＭＡＣ２６は，ＣＰＵ２１およびメモリ２２に対し
てデータバス２３、アドレスバス２４およびコマンドバ
ス２５で結ばれＣＰＵ２１に依存せずメモリ２２に対し
て任意のアドレスにアクセス可能である。メモリ２２の
持つ全メモリ空間に対して転送元基準アドレス２７から
Ｘ回の加算または減算されたアドレス間のメモリブロッ
クを上述の転送先基準アドレス２８からＸ回の加算また
は減算されたアドレス間のメモリブロックにデータを転
送するメモリ−メモリ転送に際して、ＣＰＵ２１からＤ
ＭＡＣ２６に対して転送先基準アドレス２８の代わりに
転送先ベースアドレスＺが与えられて保持される。すな
わち、転送先ベースアドレスＺを設定することにより全
ての転送先基準アドレス２８は無効となる。この転送先
ベースアドレスＺを基準としてオフセットＸｎの最初の
メモリ−メモリ転送を実行する。ＤＭＡＣ２６には演算
部３０が設けられ、続いて演算部３０は、転送先ベース
アドレスＺを保持しており、転送先ベースアドレスＺに
対してメモリ−メモリ転送終了毎にオフセットＸｎを順
次加算して行く。この加算された（転送先ベースアドレ
スＺ）＋（オフセットＸｎ）を基準として次のメモリ−
メモリ転送を実行し以下ｎ回のメモリ−メモリ転送を繰
り返し実行してメモリ空間を連続して埋める。 ここで、ＤＭＡＣ２６に設けられたカウンタ２９は、Ｄ
ＭＡＣ２６に保持されたメモリ−メモリ転送の回数ｎを
メモリ−メモリ転送が１回終了する毎に減算して行き、
ｎ＝０ で転送終了とするように構成されている。
【００１５】上記構成により、以下、その動作を説明す
る。まず、ｎ回のメモリ−メモリ転送の内、第１回目は
、転送先ベースアドレスＺを基準として転送元ベースア
ドレス２７ｎからオフセットＸｎだけ転送を行い、第２
回目は、演算部３０で（転送先ベースアドレスＺ）＋（
オフセット数Ｘｎ）を演算して、（転送先ベースアドレ
スＺ）＋（オフセット数Ｘｎ）だけ先のアドレスへ転送
を開始して行く。また、カウンタ２９によりメモリ−メ
モリ転送の回数ｎをメモリ−メモリ転送が１回終了する
毎に減算して行く。このようにして、ｎ回のメモリ−メ
モリ転送を行って終了する。図４はこの様子を示したも
ので、転送元アドレス２７ｎから始まるメモリ−メモリ
転送は、転送先ベースアドレスＺから始まるメモリアド
レスに対してオフセットＸｎ回分のデータが転送され、
さらに、転送元アドレス２７ｎ−１から始まるメモリ−
メモリ転送は、（転送先ベースアドレスＺ）＋（前回の
オフセット数Ｘｎ）から始まるメモリアドレスに対して
オフセットＸｎ−１回分のデータが転送される。以下同
様にして、（Ｚ＋Ｘｎ＋Ｘｎ−１ ），（Ｚ＋Ｘｎ＋Ｘ
ｎ−１ ＋・・），・・・と順次ｎ回繰り返される。こ
れにより、連続したメモリ空間に必要なデータを一度に
集めることができ、メモリの有効利用が可能となる。
る。まず、ｎ回のメモリ−メモリ転送の内、第１回目は
、転送先ベースアドレスＺを基準として転送元ベースア
ドレス２７ｎからオフセットＸｎだけ転送を行い、第２
回目は、演算部３０で（転送先ベースアドレスＺ）＋（
オフセット数Ｘｎ）を演算して、（転送先ベースアドレ
スＺ）＋（オフセット数Ｘｎ）だけ先のアドレスへ転送
を開始して行く。また、カウンタ２９によりメモリ−メ
モリ転送の回数ｎをメモリ−メモリ転送が１回終了する
毎に減算して行く。このようにして、ｎ回のメモリ−メ
モリ転送を行って終了する。図４はこの様子を示したも
ので、転送元アドレス２７ｎから始まるメモリ−メモリ
転送は、転送先ベースアドレスＺから始まるメモリアド
レスに対してオフセットＸｎ回分のデータが転送され、
さらに、転送元アドレス２７ｎ−１から始まるメモリ−
メモリ転送は、（転送先ベースアドレスＺ）＋（前回の
オフセット数Ｘｎ）から始まるメモリアドレスに対して
オフセットＸｎ−１回分のデータが転送される。以下同
様にして、（Ｚ＋Ｘｎ＋Ｘｎ−１ ），（Ｚ＋Ｘｎ＋Ｘ
ｎ−１ ＋・・），・・・と順次ｎ回繰り返される。こ
れにより、連続したメモリ空間に必要なデータを一度に
集めることができ、メモリの有効利用が可能となる。
【００１６】
【発明の効果】以上のように本発明によれば、所定基準
アドレスＡ、Ｂ、オフセットＸ、加算か減算かのパラメ
ータ以外にメモリ−メモリ転送をｎ回行う回数パラメー
タが与えられて、メモリに対して異なる複数基準アドレ
スと異なるオフセットを持つメモリ−メモリ転送をｎ回
連続してメモリ−メモリ転送することにより、ｎ回のメ
モリ−メモリ転送を一度に連続して行うことができ、メ
モリ−メモリ転送を高速にすることができるものである
。
アドレスＡ、Ｂ、オフセットＸ、加算か減算かのパラメ
ータ以外にメモリ−メモリ転送をｎ回行う回数パラメー
タが与えられて、メモリに対して異なる複数基準アドレ
スと異なるオフセットを持つメモリ−メモリ転送をｎ回
連続してメモリ−メモリ転送することにより、ｎ回のメ
モリ−メモリ転送を一度に連続して行うことができ、メ
モリ−メモリ転送を高速にすることができるものである
。
【００１７】基準アドレスＢの代わりに転送先ベースア
ドレスＺが与えられて、この転送先ベースアドレスＺを
基準としてオフセットＸの最初のメモリ−メモリ転送を
実行し、続いて、（前記転送先ベースアドレスＺ）＋（
前記オフセットＸ）の加算結果を基準として次のメモリ
−メモリ転送を実行し、以下前記加算結果にオフセット
を順次加算した加算結果を基準にしｎ回のメモリ−メモ
リ転送を実行してメモリ空間を連続して埋めるように制
御することにより、メモリ−メモリ転送を高速にするこ
とができ、かつメモリを有効に利用することができるも
のである。
ドレスＺが与えられて、この転送先ベースアドレスＺを
基準としてオフセットＸの最初のメモリ−メモリ転送を
実行し、続いて、（前記転送先ベースアドレスＺ）＋（
前記オフセットＸ）の加算結果を基準として次のメモリ
−メモリ転送を実行し、以下前記加算結果にオフセット
を順次加算した加算結果を基準にしｎ回のメモリ−メモ
リ転送を実行してメモリ空間を連続して埋めるように制
御することにより、メモリ−メモリ転送を高速にするこ
とができ、かつメモリを有効に利用することができるも
のである。
【図１】本発明の第１の実施例におけるデータ転送装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】図１におけるメモリ空間のメモリ−メモリ転送
の様子を示す概念図である。
の様子を示す概念図である。
【図３】本発明の第２の実施例におけるデータ転送装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図４】図３におけるメモリ空間のメモリ−メモリ転送
の様子を示す概念図である。
の様子を示す概念図である。
【図５】従来のデータ転送装置の構成を示すブロック図
である。
である。
【図６】図５におけるメモリ空間のメモリ−メモリ転送
の様子を示す概念図である。
の様子を示す概念図である。
１１、２１ ＣＰＵ
１２、２２ メモリ
１３、２３ データバス
１４、２４ アドレスバス
１５、２５ コマンドバス
１６、２６ ＤＭＡＣ
１７、１７ｎ、１７ｎ−１ 、・・ 転送元基準
アドレス１８、１８ｎ、１８ｎ−１、・・ 転送
先基準アドレス１９、２９ カウンタ ２７、２７ｎ、２７ｎ−１ 、・・ 転送元基準
アドレス２８、２８ｎ、２８ｎ−１、・・ 転送
先基準アドレス３０ 演算部
アドレス１８、１８ｎ、１８ｎ−１、・・ 転送
先基準アドレス１９、２９ カウンタ ２７、２７ｎ、２７ｎ−１ 、・・ 転送元基準
アドレス２８、２８ｎ、２８ｎ−１、・・ 転送
先基準アドレス３０ 演算部
Claims (2)
- 【請求項１】 中央処理装置と、前記中央処理装置に
対してデータバス、アドレスバスおよびコマンドバスで
結ばれるメモリと、前記中央処理装置およびメモリに対
してデータバス、アドレスバスおよびコマンドバスで結
ばれ前記中央処理装置に依存せず前記メモリに対して任
意のアドレスにアクセス可能であって、前記メモリの持
つ全メモリ空間に対して所定基準アドレスＡからＸ回（
オフセット）の加算または減算されたアドレス間のメモ
リブロックを他の所定基準アドレスＢからＸ回の加算ま
たは減算されたアドレス間のメモリブロックにデータを
転送するメモリ−メモリ転送において、前記所定基準ア
ドレスＡ、Ｂ、オフセットＸ、加算か減算かのパラメー
タ以外に前記メモリ−メモリ転送をｎ回行う回数パラメ
ータが与えられて、前記メモリに対して異なる複数基準
アドレスと異なるオフセットを持つメモリ−メモリ転送
をｎ回連続してメモリ−メモリ転送可能なダイレクト・
メモリ・アクセス・コントローラとを備えたデータ転送
装置。 - 【請求項２】 中央処理装置と、前記中央処理装置に
対してデータバス、アドレスバスおよびコマンドバスで
結ばれるメモリと、前記中央処理装置およびメモリに対
してデータバス、アドレスバスおよびコマンドバスで結
ばれ前記中央処理装置に依存せず前記メモリに対して任
意のアドレスにアクセス可能であって、前記メモリの持
つ全メモリ空間に対して所定基準アドレスＡからＸ回（
オフセット）の加算または減算されたアドレス間のメモ
リブロックを他の所定基準アドレスＢからＸ回の加算ま
たは減算されたアドレス間のメモリブロックにデータを
転送するメモリ−メモリ転送において、基準アドレスＢ
の代わりに転送先ベースアドレスＺが与えられて、この
転送先ベースアドレスＺを基準としてオフセットＸの最
初のメモリ−メモリ転送を実行し、続いて、（前記転送
先ベースアドレスＺ）＋（前記オフセットＸ）の加算結
果を基準として次のメモリ−メモリ転送を実行し、以下
前記加算結果にオフセットＸを順次加算した加算結果を
基準にしｎ回のメモリ−メモリ転送を順次実行してメモ
リ空間を連続して埋めるように制御可能なダイレクト・
メモリ・アクセス・コントローラとを備えたデータ転送
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004797A JPH04236649A (ja) | 1991-01-21 | 1991-01-21 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004797A JPH04236649A (ja) | 1991-01-21 | 1991-01-21 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04236649A true JPH04236649A (ja) | 1992-08-25 |
Family
ID=11593766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3004797A Pending JPH04236649A (ja) | 1991-01-21 | 1991-01-21 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04236649A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002183080A (ja) * | 2000-12-15 | 2002-06-28 | Mega Chips Corp | データ転送制御装置およびデータ転送方法 |
| US7752349B2 (en) | 2006-02-28 | 2010-07-06 | Fujitsu Limited | Apparatus and method for performing DMA data transfer |
| JP2011103129A (ja) * | 2010-11-29 | 2011-05-26 | Mega Chips Corp | データ転送制御装置およびデータ転送方法 |
-
1991
- 1991-01-21 JP JP3004797A patent/JPH04236649A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002183080A (ja) * | 2000-12-15 | 2002-06-28 | Mega Chips Corp | データ転送制御装置およびデータ転送方法 |
| US7752349B2 (en) | 2006-02-28 | 2010-07-06 | Fujitsu Limited | Apparatus and method for performing DMA data transfer |
| JP2011103129A (ja) * | 2010-11-29 | 2011-05-26 | Mega Chips Corp | データ転送制御装置およびデータ転送方法 |
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