JPH04259988A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH04259988A JPH04259988A JP3021888A JP2188891A JPH04259988A JP H04259988 A JPH04259988 A JP H04259988A JP 3021888 A JP3021888 A JP 3021888A JP 2188891 A JP2188891 A JP 2188891A JP H04259988 A JPH04259988 A JP H04259988A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関し
、特にメモリセルのデータを伝達するデータ入出力線に
対し所定のタイミングでプリチャージを行う構成の半導
体メモリ装置に関する。
、特にメモリセルのデータを伝達するデータ入出力線に
対し所定のタイミングでプリチャージを行う構成の半導
体メモリ装置に関する。
【０００２】
【従来の技術】従来、この種の半導体メモリ装置として
は、図６に示す様な構成を有するものがある。
は、図６に示す様な構成を有するものがある。
【０００３】この半導体メモリ装置は、複数のメモリセ
ルＭＣ１，ＭＣ２、これらメモリセルＭＣ１，ＭＣ２を
選択状態とするワード線ＷＬ、並びに選択状態のメモリ
セルＭＣ１，ＭＣ２へのデータ及びこれらメモリセルか
らのデータを伝達する対をなす第１及び第２のビット線
Ｂ１，Ｂ２、Ｂ３，Ｂ４を含むメモリセルアレイ１と、
活性化信号ＳＡＰ，ＳＡＮに従って活性化し対をなす第
１及び第２のビット線Ｂ１，Ｂ２、Ｂ３，Ｂ４間の電位
差を増幅するセンス増幅器ＳＡ１，ＳＡ２と、第１及び
第２のビット線Ｂ１，Ｂ２、Ｂ３，Ｂ４とそれぞれ対応
して設けられ、対応するビット線からのデータ及び対応
するビット線へのデータを伝達する対をなす第１及び第
２のデータ入出力線ＤＬ１，ＤＬ２、ＤＬ３，ＤＬ４と
、ビット線スイッチ信号ＢＳによりオン，オフするトラ
ンジスタＱ２１〜Ｑ２４を備え、ビット線Ｂ１，Ｂ２、
Ｂ３，Ｂ４とデータ入出力線ＤＬ１，ＤＬ２、ＤＬ３，
ＤＬ４との間を所定のタイミングでそれぞれ対応して接
続するビット線スイッチ回路２と、電源電位供給端（電
源電位Ｖｃｃ）と出力端との間に、ダイオード接続され
たトランジスタＱ３１ｂ、及び出力端と接地電位点との
間に直列接続された抵抗素子としてのトランジスタＱ３
２ｂ，Ｑ３３ｂを備え、出力端にプリチャージ電位Ｖｐ
を出力するプリチャージ電源回路３ｅと、プリチャージ
制御信号ＰＲによりオン，オフするトランジスタＱ４１
〜Ｑ４６を備え、供給されるプリチャージ電位Ｖｐに従
って対をなす第１及び第２のデータ入出力線ＤＬ１，Ｄ
Ｌ２、ＤＬ３，ＤＬ４を所定のタイミングでプリチャー
ジすると共に平衡化するプリチャージ平衡化回路４と、
データ線選択信号ＤＳ１，ＤＳ２によりオン，オフする
トランジスタＱ５１〜Ｑ５４を備え、対をなす第１及び
第２のデータ入出力線ＤＬ１，ＤＬ２、ＤＬ３，ＤＬ４
のデータを選択するデータ線選択回路５と、このデータ
線選択回路５からのデータを増幅するデータ増幅器６と
を有する構成となっていた。
ルＭＣ１，ＭＣ２、これらメモリセルＭＣ１，ＭＣ２を
選択状態とするワード線ＷＬ、並びに選択状態のメモリ
セルＭＣ１，ＭＣ２へのデータ及びこれらメモリセルか
らのデータを伝達する対をなす第１及び第２のビット線
Ｂ１，Ｂ２、Ｂ３，Ｂ４を含むメモリセルアレイ１と、
活性化信号ＳＡＰ，ＳＡＮに従って活性化し対をなす第
１及び第２のビット線Ｂ１，Ｂ２、Ｂ３，Ｂ４間の電位
差を増幅するセンス増幅器ＳＡ１，ＳＡ２と、第１及び
第２のビット線Ｂ１，Ｂ２、Ｂ３，Ｂ４とそれぞれ対応
して設けられ、対応するビット線からのデータ及び対応
するビット線へのデータを伝達する対をなす第１及び第
２のデータ入出力線ＤＬ１，ＤＬ２、ＤＬ３，ＤＬ４と
、ビット線スイッチ信号ＢＳによりオン，オフするトラ
ンジスタＱ２１〜Ｑ２４を備え、ビット線Ｂ１，Ｂ２、
Ｂ３，Ｂ４とデータ入出力線ＤＬ１，ＤＬ２、ＤＬ３，
ＤＬ４との間を所定のタイミングでそれぞれ対応して接
続するビット線スイッチ回路２と、電源電位供給端（電
源電位Ｖｃｃ）と出力端との間に、ダイオード接続され
たトランジスタＱ３１ｂ、及び出力端と接地電位点との
間に直列接続された抵抗素子としてのトランジスタＱ３
２ｂ，Ｑ３３ｂを備え、出力端にプリチャージ電位Ｖｐ
を出力するプリチャージ電源回路３ｅと、プリチャージ
制御信号ＰＲによりオン，オフするトランジスタＱ４１
〜Ｑ４６を備え、供給されるプリチャージ電位Ｖｐに従
って対をなす第１及び第２のデータ入出力線ＤＬ１，Ｄ
Ｌ２、ＤＬ３，ＤＬ４を所定のタイミングでプリチャー
ジすると共に平衡化するプリチャージ平衡化回路４と、
データ線選択信号ＤＳ１，ＤＳ２によりオン，オフする
トランジスタＱ５１〜Ｑ５４を備え、対をなす第１及び
第２のデータ入出力線ＤＬ１，ＤＬ２、ＤＬ３，ＤＬ４
のデータを選択するデータ線選択回路５と、このデータ
線選択回路５からのデータを増幅するデータ増幅器６と
を有する構成となっていた。
【０００４】次に、この半導体メモリ装置の動作につい
て説明する。
て説明する。
【０００５】図７はこの半導体メモリ装置の動作を説明
するための各部信号のタイミング図である。
するための各部信号のタイミング図である。
【０００６】初めに、この半導体メモリ装置が非活性期
間にある時、データ線選択信号ＤＳ１，ＤＳ２及びプリ
チャージ制御信号ＰＲは低電位であり、ＰチャネルＭＯ
Ｓ型のトランジスタＱ４１〜Ｑ４６，Ｑ５２〜Ｑ５４は
オン状態であり、ＮチャネルＭＯＳ型のトランジスタＱ
３１ｂ〜Ｑ３３ｂで構成されるプリチャージ電源回路３
ｅからのプリチャージ電位Ｖｐによりデータ入出力線Ｄ
Ｌ１〜ＤＬ４はプリチャージされると共に平衡化されて
いる。
間にある時、データ線選択信号ＤＳ１，ＤＳ２及びプリ
チャージ制御信号ＰＲは低電位であり、ＰチャネルＭＯ
Ｓ型のトランジスタＱ４１〜Ｑ４６，Ｑ５２〜Ｑ５４は
オン状態であり、ＮチャネルＭＯＳ型のトランジスタＱ
３１ｂ〜Ｑ３３ｂで構成されるプリチャージ電源回路３
ｅからのプリチャージ電位Ｖｐによりデータ入出力線Ｄ
Ｌ１〜ＤＬ４はプリチャージされると共に平衡化されて
いる。
【０００７】プリチャージ電位Ｖｐは、電源電位Ｖｃｃ
よりトランジスタＱ３１ｂのしきい値電圧Ｖｔだけ低下
した電位（Ｖｃｃ−Ｖｔ）である。また、データ増幅器
制御信号ＤＣは低電位であり、データ増幅器６は非活性
状態で出力信号ＤＯ１，ＤＯ２は電源電位Ｖｃｃと接地
電位の中間電位Ｖｃｃ／２になっている。また、ビット
線スイッチ信号ＢＳは低電位で、ＮチャネルＭＯＳ型の
トランジスタＱ２１〜Ｑ２４はオフとなっており、活性
化信号ＳＡＰ，ＳＡＮは中間電位Ｖｃｃ／２であり、セ
ンス増幅器ＳＡ１，ＳＡ２は非活性状態である。ワード
線ＷＬは低電位で、メモリセルＭＣ１，ＭＣ２とビット
線Ｂ２，Ｂ４との接続はない。また、ビット線Ｂ１〜Ｂ
４は中間電位Ｖｃｃ／２になっている。
よりトランジスタＱ３１ｂのしきい値電圧Ｖｔだけ低下
した電位（Ｖｃｃ−Ｖｔ）である。また、データ増幅器
制御信号ＤＣは低電位であり、データ増幅器６は非活性
状態で出力信号ＤＯ１，ＤＯ２は電源電位Ｖｃｃと接地
電位の中間電位Ｖｃｃ／２になっている。また、ビット
線スイッチ信号ＢＳは低電位で、ＮチャネルＭＯＳ型の
トランジスタＱ２１〜Ｑ２４はオフとなっており、活性
化信号ＳＡＰ，ＳＡＮは中間電位Ｖｃｃ／２であり、セ
ンス増幅器ＳＡ１，ＳＡ２は非活性状態である。ワード
線ＷＬは低電位で、メモリセルＭＣ１，ＭＣ２とビット
線Ｂ２，Ｂ４との接続はない。また、ビット線Ｂ１〜Ｂ
４は中間電位Ｖｃｃ／２になっている。
【０００８】次に、半導体メモリ装置が活性期間に入る
と、データ線選択信号ＤＳ１，ＤＳ２の一方が高電位に
なる。ここではＤＳ２が高電位になり、データ入出力線
ＤＬ１，ＤＬ２が選択されるものとする。
と、データ線選択信号ＤＳ１，ＤＳ２の一方が高電位に
なる。ここではＤＳ２が高電位になり、データ入出力線
ＤＬ１，ＤＬ２が選択されるものとする。
【０００９】その後、ワード線ＷＬが高電位になり、メ
モアリセルＭＣ１，ＭＣ２とビット線Ｂ２，Ｂ４とが接
続され、メモリセルＭＣ１，ＭＣ２に記憶されたデータ
の電位により、対をなすビット線Ｂ１，Ｂ２、Ｂ３，Ｂ
４間にそれぞれ差電位が生じる。メモリセルＭＣ１，Ｍ
Ｃ２は予め低電位であったものとする。対をなすビット
線間に差電位が生じた後、活性化信号ＳＡＰが高電位、
活性化信号ＳＡＮが低電位になり、センス増幅器ＳＡ１
，ＳＡ２が活性化し、対をなすビット線Ｂ１，Ｂ２、Ｂ
３，Ｂ４間の差電位が増幅される。
モアリセルＭＣ１，ＭＣ２とビット線Ｂ２，Ｂ４とが接
続され、メモリセルＭＣ１，ＭＣ２に記憶されたデータ
の電位により、対をなすビット線Ｂ１，Ｂ２、Ｂ３，Ｂ
４間にそれぞれ差電位が生じる。メモリセルＭＣ１，Ｍ
Ｃ２は予め低電位であったものとする。対をなすビット
線間に差電位が生じた後、活性化信号ＳＡＰが高電位、
活性化信号ＳＡＮが低電位になり、センス増幅器ＳＡ１
，ＳＡ２が活性化し、対をなすビット線Ｂ１，Ｂ２、Ｂ
３，Ｂ４間の差電位が増幅される。
【００１０】次に、プリチャージ制御信号ＰＲが高電位
になり、トランジスタＱ４１〜Ｑ４６はオフし、データ
入出力線ＤＬ１〜ＤＬ４のプリチャージの平衡化が完了
する。
になり、トランジスタＱ４１〜Ｑ４６はオフし、データ
入出力線ＤＬ１〜ＤＬ４のプリチャージの平衡化が完了
する。
【００１１】プリチャージ，平衡化完了後、ビット線ス
イッチ信号ＢＳが高電位になり、トランジスタＱ２１〜
Ｑ２４がオンするとビット線Ｂ１〜Ｂ４の電位がデータ
入出力線ＤＬ１〜ＤＬ４に伝わり、対をなすデータ入出
力線ＤＬ１，ＤＬ２、ＤＬ３，ＤＬ４間にそれぞれ差電
位が生じるが、データ増幅器６の入力端にはデータ線選
択回路５で選択されたデータ入出力線ＤＬ１，ＤＬ２の
差電位が伝わる。
イッチ信号ＢＳが高電位になり、トランジスタＱ２１〜
Ｑ２４がオンするとビット線Ｂ１〜Ｂ４の電位がデータ
入出力線ＤＬ１〜ＤＬ４に伝わり、対をなすデータ入出
力線ＤＬ１，ＤＬ２、ＤＬ３，ＤＬ４間にそれぞれ差電
位が生じるが、データ増幅器６の入力端にはデータ線選
択回路５で選択されたデータ入出力線ＤＬ１，ＤＬ２の
差電位が伝わる。
【００１２】その後、データ増幅器制御信号ＤＣが高電
位になりデータ増幅器６が活性化し、データ入出力線Ｄ
Ｌ１，ＤＬ２間の差電位が増幅されて出力信号ＤＯ１，
ＤＯ２が得られる。
位になりデータ増幅器６が活性化し、データ入出力線Ｄ
Ｌ１，ＤＬ２間の差電位が増幅されて出力信号ＤＯ１，
ＤＯ２が得られる。
【００１３】この後、再び半導体メモリ装置が非活性期
間に入り、最後にデータ線選択信号ＤＳ２，ワード線Ｗ
Ｌが低電位になると、トランジスタＱ４１〜Ｑ４６，Ｑ
５１〜Ｑ５４がオンし、データ入出力線ＤＬ１〜ＤＬ４
のプリチャージが行われる。
間に入り、最後にデータ線選択信号ＤＳ２，ワード線Ｗ
Ｌが低電位になると、トランジスタＱ４１〜Ｑ４６，Ｑ
５１〜Ｑ５４がオンし、データ入出力線ＤＬ１〜ＤＬ４
のプリチャージが行われる。
【００１４】このデータ入出力線ＤＬ１〜ＤＬ４のプリ
チャージは、次の活性期間のビット線データ出力までに
完了しておく必要があり、トランジスタＱ３１ｂの能力
は余裕を持たせて設定してある。また、この非活性期間
から次の活性期間までの間に電源電位Ｖｃｃの変動、特
に電源電位Ｖｃｃが降下した場合にも、データ入出力線
ＤＬ１〜ＤＬ４のプリチャージ電位が安定化するように
トランジスタＱ３２ｂ，Ｑ３３ｂの能力を設定している
。
チャージは、次の活性期間のビット線データ出力までに
完了しておく必要があり、トランジスタＱ３１ｂの能力
は余裕を持たせて設定してある。また、この非活性期間
から次の活性期間までの間に電源電位Ｖｃｃの変動、特
に電源電位Ｖｃｃが降下した場合にも、データ入出力線
ＤＬ１〜ＤＬ４のプリチャージ電位が安定化するように
トランジスタＱ３２ｂ，Ｑ３３ｂの能力を設定している
。
【００１５】こうしてプリチャージ電源回路３ｅにより
、常にデータ入出力線ＤＬ１〜ＤＬ４は電源電位Ｖｃｃ
よりトランジスタＱ３１ｂのしきい値電圧Ｖｔだけ低下
した電位（Ｖｃｃ−Ｖｔ）にプリチャージ平衡化される
ことになる。
、常にデータ入出力線ＤＬ１〜ＤＬ４は電源電位Ｖｃｃ
よりトランジスタＱ３１ｂのしきい値電圧Ｖｔだけ低下
した電位（Ｖｃｃ−Ｖｔ）にプリチャージ平衡化される
ことになる。
【００１６】
【発明が解決しようとする課題】上述した従来の半導体
メモリ装置は、次の活性化期間までにデータ入出力線Ｄ
Ｌ１〜ＤＬ４のプリチャージ，平衡化の電位が安定化す
るように、プリチャージ電源回路３ｅのトランジスタＱ
３１ｂ〜Ｑ３３ｂの能力を余裕をもって設定しているの
で、これらトランジスタＱ３１ｂ〜Ｑ３３ｂに常に大き
な電流が流れ、消費電流が大きくなるという欠点があっ
た。
メモリ装置は、次の活性化期間までにデータ入出力線Ｄ
Ｌ１〜ＤＬ４のプリチャージ，平衡化の電位が安定化す
るように、プリチャージ電源回路３ｅのトランジスタＱ
３１ｂ〜Ｑ３３ｂの能力を余裕をもって設定しているの
で、これらトランジスタＱ３１ｂ〜Ｑ３３ｂに常に大き
な電流が流れ、消費電流が大きくなるという欠点があっ
た。
【００１７】また、この欠点を解決するために、トラン
ジスタＱ３２ｂ，Ｑ３３ｂの能力を小さくしてこれらト
ランジスタを流れる電流を小さくすると、活性期間に電
源電位Ｖｃｃの変動等によりデータ入出力線ＤＬ１〜Ｄ
Ｌ４のレベルが高くなったときに、トランジスタＱ３２
ｂ，Ｑ３３ｂに流れる電流が小さいために、図８に示す
ように、データ入出力線ＤＬ１〜ＤＬ４が（Ｖｃｃ−Ｖ
ｔ）の電位に静定するまでに時間がかり、データ伝達が
可能となるまでの時間が長くなり、動作速度が低下する
という問題点があった。
ジスタＱ３２ｂ，Ｑ３３ｂの能力を小さくしてこれらト
ランジスタを流れる電流を小さくすると、活性期間に電
源電位Ｖｃｃの変動等によりデータ入出力線ＤＬ１〜Ｄ
Ｌ４のレベルが高くなったときに、トランジスタＱ３２
ｂ，Ｑ３３ｂに流れる電流が小さいために、図８に示す
ように、データ入出力線ＤＬ１〜ＤＬ４が（Ｖｃｃ−Ｖ
ｔ）の電位に静定するまでに時間がかり、データ伝達が
可能となるまでの時間が長くなり、動作速度が低下する
という問題点があった。
【００１８】本発明の目的は、消費電流を低減すると共
に動作速度が低下するのを防止することができる半導体
メモリ装置を提供することにある。
に動作速度が低下するのを防止することができる半導体
メモリ装置を提供することにある。
【００１９】
【課題を解決するための手段】本発明の半導体メモリ装
置は、選択状態のメモリセルへのデータ及びこのメモリ
セルからのデータを伝達する対をなす第１及び第２のデ
ータ入出力線と、ダイオード素子及び抵抗素子を備え所
定のレベルのプリチャージ電位を発生するプリチャージ
電源回路と、このプリチャージ電源回路から供給される
プリチャージ電位に従って前記第１及び第２のデータ入
出力線を所定のタイミングでプリチャージすると共に平
衡化するプリチャージ平衡化回路と、前記第１及び第２
のデータ入出力線のプリチャージレベルを所定のタイミ
ングで所定のレベルに制御するデータ入出力線プリチャ
ージ電位制御手段とを有している。
置は、選択状態のメモリセルへのデータ及びこのメモリ
セルからのデータを伝達する対をなす第１及び第２のデ
ータ入出力線と、ダイオード素子及び抵抗素子を備え所
定のレベルのプリチャージ電位を発生するプリチャージ
電源回路と、このプリチャージ電源回路から供給される
プリチャージ電位に従って前記第１及び第２のデータ入
出力線を所定のタイミングでプリチャージすると共に平
衡化するプリチャージ平衡化回路と、前記第１及び第２
のデータ入出力線のプリチャージレベルを所定のタイミ
ングで所定のレベルに制御するデータ入出力線プリチャ
ージ電位制御手段とを有している。
【００２０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２１】図１は本発明の第１の実施例を示す回路図
である。
である。
【００２２】この実施例が図６に示された従来の半導体
メモリ装置と相違する点は、プリチャージ電源回路３ｅ
の各トランジスタＱ３１ｂ〜Ｑ３３ｂの少なくともトラ
ンジスタＱ３２ｂ，３３ｂと対応するトランジスタＱ３
２，Ｑ３３の能力をトランジスタＱ３２ｂ，Ｑ３３ｂよ
り小さくしてトランジスタＱ３１〜Ｑ３３に流れる電流
を低減したプリチャージ電源回路３とし、プリチャージ
電源回路３の出力端Ｎ３１と接地電位点との間に、プリ
チャージ電位制御信号ＰＶによりオン，オフするトラン
ジスタＱ７１，Ｑ７２を直列接続し、第１及び第２のデ
ータ線ＤＬ１〜ＤＬ４にメモリセルＭＣ１，ＭＣ２から
のデータが伝達されるタイミングまでに、プリチャージ
平衡化回路４を介してデータ入出力線ＤＬ１〜ＤＬ４の
レベルを電位（Ｖｃｃ−Ｖｔ）に静定制御するデータ入
出力線プリチャージ電位制御手段のプリチャージ電位制
御回路７を設けた点にある。
メモリ装置と相違する点は、プリチャージ電源回路３ｅ
の各トランジスタＱ３１ｂ〜Ｑ３３ｂの少なくともトラ
ンジスタＱ３２ｂ，３３ｂと対応するトランジスタＱ３
２，Ｑ３３の能力をトランジスタＱ３２ｂ，Ｑ３３ｂよ
り小さくしてトランジスタＱ３１〜Ｑ３３に流れる電流
を低減したプリチャージ電源回路３とし、プリチャージ
電源回路３の出力端Ｎ３１と接地電位点との間に、プリ
チャージ電位制御信号ＰＶによりオン，オフするトラン
ジスタＱ７１，Ｑ７２を直列接続し、第１及び第２のデ
ータ線ＤＬ１〜ＤＬ４にメモリセルＭＣ１，ＭＣ２から
のデータが伝達されるタイミングまでに、プリチャージ
平衡化回路４を介してデータ入出力線ＤＬ１〜ＤＬ４の
レベルを電位（Ｖｃｃ−Ｖｔ）に静定制御するデータ入
出力線プリチャージ電位制御手段のプリチャージ電位制
御回路７を設けた点にある。
【００２３】次に、この実施例の動作について説明する
。
。
【００２４】図２はこの実施例の動作を説明するための
プリチャージ電位制御信号ＰＶを中心とする各部信号の
タイミング図、図３はこのプリチャージ電位制御信号Ｐ
Ｖを中心として各部動作を説明するための各部信号のタ
イミング図である。
プリチャージ電位制御信号ＰＶを中心とする各部信号の
タイミング図、図３はこのプリチャージ電位制御信号Ｐ
Ｖを中心として各部動作を説明するための各部信号のタ
イミング図である。
【００２５】プリチャージ電位制御信号ＰＶは、活性期
間に入り、ワード線ＷＬが選択レベルの高レベルになっ
た直後に低レベルから高レベルにし、プリチャージ制御
信号ＰＲ及びビット線スイッチ信号ＢＳが高レベルにな
る前、すなわちメモリセルＭＣ１，ＭＣ２からのデータ
がデータ入出力線ＤＬ１〜ＤＬ４に伝達される前に高レ
ベルから低レベルになるように設定する。
間に入り、ワード線ＷＬが選択レベルの高レベルになっ
た直後に低レベルから高レベルにし、プリチャージ制御
信号ＰＲ及びビット線スイッチ信号ＢＳが高レベルにな
る前、すなわちメモリセルＭＣ１，ＭＣ２からのデータ
がデータ入出力線ＤＬ１〜ＤＬ４に伝達される前に高レ
ベルから低レベルになるように設定する。
【００２６】データ入出力線ＤＬ１，ＤＬ２のレベルが
前の活性期間やその後で電源電位Ｖｃｃより高くなった
場合、トランジスタＱ３２，Ｑ３３に流れる電流は小さ
く設定されているので、データ入出力線ＤＬ１，ＤＬ２
のレベルはゆっくりと低くなる。
前の活性期間やその後で電源電位Ｖｃｃより高くなった
場合、トランジスタＱ３２，Ｑ３３に流れる電流は小さ
く設定されているので、データ入出力線ＤＬ１，ＤＬ２
のレベルはゆっくりと低くなる。
【００２７】活性期間に入りプリチャージ電位制御信号
ＰＶが高レベルになると、トランジスタＱ７１，Ｑ７２
がオンとなり、トランジスタＱ３２，Ｑ３３と共にデー
タ入出力線ＤＬ１，ＤＬ２の電荷を放電するので、デー
タ線ＤＬ１，ＤＬ２のレベルは急激に電位（Ｖｃｃ−Ｖ
ｔ）まで低下する。
ＰＶが高レベルになると、トランジスタＱ７１，Ｑ７２
がオンとなり、トランジスタＱ３２，Ｑ３３と共にデー
タ入出力線ＤＬ１，ＤＬ２の電荷を放電するので、デー
タ線ＤＬ１，ＤＬ２のレベルは急激に電位（Ｖｃｃ−Ｖ
ｔ）まで低下する。
【００２８】すなわち、データ線ＤＬ１〜ＤＬ４からト
ランジスタＱ３２，Ｑ３３，Ｑ７１，Ｑ７２を介して接
地電位点へ流れる電流Ｉは、プリチャージ電位制御信号
ＰＶが低レベルの間は少なく、プリチャージ電位制御信
号ＰＶが高レベルの期間に多く、しかも従来例より多く
なる。一方、従来例では、トランジスタＱ３２ｂ，Ｑ３
３ｂに流れる電流が大きく設定してあるので、データ入
出力線ＤＬ１，ＤＬ２のレベルが電源電位Ｖｃｃより高
いときはもちろん、電位（Ｖｃｃ−Ｖｔ）のレベルにあ
るときも、本発明の静定時（プリチャージ電位制御信号
ＰＶが低レベルのとき）より大きく、平均の消費電流も
大きい。
ランジスタＱ３２，Ｑ３３，Ｑ７１，Ｑ７２を介して接
地電位点へ流れる電流Ｉは、プリチャージ電位制御信号
ＰＶが低レベルの間は少なく、プリチャージ電位制御信
号ＰＶが高レベルの期間に多く、しかも従来例より多く
なる。一方、従来例では、トランジスタＱ３２ｂ，Ｑ３
３ｂに流れる電流が大きく設定してあるので、データ入
出力線ＤＬ１，ＤＬ２のレベルが電源電位Ｖｃｃより高
いときはもちろん、電位（Ｖｃｃ−Ｖｔ）のレベルにあ
るときも、本発明の静定時（プリチャージ電位制御信号
ＰＶが低レベルのとき）より大きく、平均の消費電流も
大きい。
【００２９】また、プリチャージ電位制御信号ＰＶが高
レベルの期間に、データ入出力線ＤＬ１〜ＤＬ４のレベ
ルは高速に電位（Ｖｃｃ−Ｖｔ）に達し静定するので、
この期間により動作速度の低下はなく、トランジスタＱ
７１，Ｑ７２の能力を大きくすれば、むしろ従来例のト
ランジスタＱ３１ｂ〜Ｑ３３ｂの能力が大きい場合より
高速化することができる。
レベルの期間に、データ入出力線ＤＬ１〜ＤＬ４のレベ
ルは高速に電位（Ｖｃｃ−Ｖｔ）に達し静定するので、
この期間により動作速度の低下はなく、トランジスタＱ
７１，Ｑ７２の能力を大きくすれば、むしろ従来例のト
ランジスタＱ３１ｂ〜Ｑ３３ｂの能力が大きい場合より
高速化することができる。
【００３０】図４は本発明の第２の実施例を示す回路図
である。
である。
【００３１】この実施例は、各データ入出力線ＤＬ１〜
ＤＬ４にそれぞれ対応してプリチャージ電源回路３ａ〜
３ｄ及びプリチャージ電位制御回路７ａ〜７ｄを設けた
もので、１つのデータ入出力線のレベルをそれぞれのプ
リチャージ電源回路及びプリチャージ電位制御回路によ
り制御できるので、第１の実施例より動作を高速化でき
るという利点がある。
ＤＬ４にそれぞれ対応してプリチャージ電源回路３ａ〜
３ｄ及びプリチャージ電位制御回路７ａ〜７ｄを設けた
もので、１つのデータ入出力線のレベルをそれぞれのプ
リチャージ電源回路及びプリチャージ電位制御回路によ
り制御できるので、第１の実施例より動作を高速化でき
るという利点がある。
【００３２】図５は本発明の第３の実施例を示す回路図
である。
である。
【００３３】この実施例は、プリチャージ電源回路３は
第１の実施例と同等にし、各データ入出力線ＤＬ１〜Ｄ
Ｌ４と接地電位点との間にそれぞれ対応してプリチャー
ジ電位制御回路７ａ〜７ｄを設けたものである。この実
施例においては、各プリチャージ電位制御回路７ａ〜７
ｄにより直接対応するデータ入出力線ＤＬ１〜ＤＬ４の
レベルを制御できるので、同様に第１の実施例より高速
化できるという利点がある。
第１の実施例と同等にし、各データ入出力線ＤＬ１〜Ｄ
Ｌ４と接地電位点との間にそれぞれ対応してプリチャー
ジ電位制御回路７ａ〜７ｄを設けたものである。この実
施例においては、各プリチャージ電位制御回路７ａ〜７
ｄにより直接対応するデータ入出力線ＤＬ１〜ＤＬ４の
レベルを制御できるので、同様に第１の実施例より高速
化できるという利点がある。
【００３４】
【発明の効果】以上説明したように本発明は、プリチャ
ージ電源回路のトランジスタの能力を小さくしてこのト
ランジスタに流れる電流を少なくし、データ入出力線に
メモリセルからのデータが伝達されるタイミングまでに
、データ入出力線のレベルを所定の電位に静定するプリ
チャージ電位制御回路を設けた構成とすることにより、
プリチャージ電源回路に流れる電流が少なく、かつプリ
チャージ電位制御回路に電流が流れる期間は短かいので
、平均の消費電流を低減することができ、かつプリチャ
ージ電位制御回路により急速にデータ入出力線を所定の
レベルに静定することができるので、動作速度が低下す
るのを防止することができる効果がある。
ージ電源回路のトランジスタの能力を小さくしてこのト
ランジスタに流れる電流を少なくし、データ入出力線に
メモリセルからのデータが伝達されるタイミングまでに
、データ入出力線のレベルを所定の電位に静定するプリ
チャージ電位制御回路を設けた構成とすることにより、
プリチャージ電源回路に流れる電流が少なく、かつプリ
チャージ電位制御回路に電流が流れる期間は短かいので
、平均の消費電流を低減することができ、かつプリチャ
ージ電位制御回路により急速にデータ入出力線を所定の
レベルに静定することができるので、動作速度が低下す
るのを防止することができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例のプリチャージ電位制御
信号を中心とする各部信号のタイミング図である。
信号を中心とする各部信号のタイミング図である。
【図３】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【図４】本発明の第２の実施例を示す回路図である。
【図５】本発明の第３の実施例を示す回路図である。
【図６】従来の半導体メモリ装置の一例を示す回路図で
ある。
ある。
【図７】図６に示された半導体メモリ装置の動作を説明
するための各部信号のタイミング図である。
するための各部信号のタイミング図である。
【図８】図６に示された半導体メモリ装置の課題を説明
するための各部信号の波形図である。
するための各部信号の波形図である。
１ メモリセルアレイ
２ ビット線スイッチ回路
３，３ａ〜３ｅ プリチャージ電源回路４，４ａ
プリチャージ平衡化回路５ データ線選
択回路 ６ データ増幅器 ７，７ａ〜７ｄ プリチャージ電位制御回路Ｂ１
〜Ｂ４ ビット線 ＤＬ１〜ＤＬ４ データ入出力線ＭＣ１，ＭＣ２
メモリセル Ｑ２１〜Ｑ２４，Ｑ３１〜Ｑ３３，Ｑ３１ａ〜Ｑ３３ａ
，Ｑ３１ｂ〜Ｑ３３ｂ，Ｑ４１〜Ｑ４６，Ｑ５１〜Ｑ５
４，Ｑ７１，Ｑ７２ トランジスタＳＡ１，ＳＡ
２ センス増幅器 ＷＬ ワード線
プリチャージ平衡化回路５ データ線選
択回路 ６ データ増幅器 ７，７ａ〜７ｄ プリチャージ電位制御回路Ｂ１
〜Ｂ４ ビット線 ＤＬ１〜ＤＬ４ データ入出力線ＭＣ１，ＭＣ２
メモリセル Ｑ２１〜Ｑ２４，Ｑ３１〜Ｑ３３，Ｑ３１ａ〜Ｑ３３ａ
，Ｑ３１ｂ〜Ｑ３３ｂ，Ｑ４１〜Ｑ４６，Ｑ５１〜Ｑ５
４，Ｑ７１，Ｑ７２ トランジスタＳＡ１，ＳＡ
２ センス増幅器 ＷＬ ワード線
Claims (4)
- 【請求項１】 選択状態のメモリセルへのデータ及び
このメモリセルからのデータを伝達する対をなす第１及
び第２のデータ入出力線と、ダイオード素子及び抵抗素
子を備え所定のレベルのプリチャージ電位を発生するプ
リチャージ電源回路と、このプリチャージ電源回路から
供給されるプリチャージ電位に従って前記第１及び第２
のデータ入出力線を所定のタイミングでプリチャージす
ると共に平衡化するプリチャージ平衡化回路と、前記第
１及び第２のデータ入出力線のプリチャージレベルを所
定のタイミングで所定のレベルに制御するデータ入出力
線プリチャージ電位制御手段とを有することを特徴とす
る半導体メモリ装置。 - 【請求項２】 プリチャージ電源回路が、電源電位供
給端とプリチャージ電位を出力する出力端との間にダイ
オード接続されたトランジスタと、前記出力端と接地電
位点との間に接続された抵抗素子としてのトランジスタ
とを含んで構成され、データ入出力線プリチャージ電位
制御手段が、前記出力端と接地電位点との間に接続され
プリチャージ電位制御信号によりオン，オフするトラン
ジスタを備え、第１及び第２のデータ入出力線にメモリ
セルからのデータが伝達されるタイミングまでにこれら
第１及び第２のデータ入出力線が所定のレベルになるよ
うに前記プリチャージ電位を制御するプリチャージ電位
制御回路により構成された請求項１記載の半導体メモリ
装置。 - 【請求項３】 プリチャージ電源回路が、第１及び第
２のデータ入出力線とそれぞれ対応して設けられ、プリ
チャージ電位制御回路が、これらプリチャージ電源回路
と対応して設けられた請求項２記載の半導体メモリ装置
。 - 【請求項４】 プリチャージ電源回路が、電源電位供
給端とプリチャージ電位を出力する出力端との間にダイ
オード接続されたトランジスタと、前記出力端と接地電
位点との間に接続された抵抗素子としてのトランジスタ
とを含んで構成され、データ入出力線プリチャージ電位
制御手段が、各第１及び第２のデータ入出力線とそれぞ
れ対応して設けられ、それぞれ対応するデータ入出力線
と前記接地電位点との間に接続されプリチャージ制御信
号によりオン，オフするトランジスタを備え、前記第１
及び第２のデータ入出力線にメモリセルからのデータが
伝達されるタイミングまでに対応するデータ入出力線を
所定のレベルに制御する複数のプリチャージ電位制御回
路により構成された請求項１記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021888A JPH04259988A (ja) | 1991-02-15 | 1991-02-15 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021888A JPH04259988A (ja) | 1991-02-15 | 1991-02-15 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04259988A true JPH04259988A (ja) | 1992-09-16 |
Family
ID=12067650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3021888A Pending JPH04259988A (ja) | 1991-02-15 | 1991-02-15 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04259988A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100816159B1 (ko) * | 2006-09-29 | 2008-03-21 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치용 레귤레이터 |
-
1991
- 1991-02-15 JP JP3021888A patent/JPH04259988A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100816159B1 (ko) * | 2006-09-29 | 2008-03-21 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치용 레귤레이터 |
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