JPH04260174A - 大規模論理回路の設計情報生成方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は大規模論理回路の設計情
報生成方式に関する。

【０００２】

【従来の技術】従来の大規模論理回路の設計情報生成方
式では、大規模論理回路についてのセル数，消費電力，
内部信号数及び内部ピン数等の接続情報を、すべてのゲ
ートについてまとめて記憶し、これらの接続情報があら
かじめ定められた設計規格値以下になるか否かをまとめ
て一度に解析していた。

【０００３】

【発明が解決しようとする課題】上述した従来の大規模
論理回路の設計情報生成方式では、大規模論理回路につ
いてのセル数，消費電力，内部信号数及び内部ピン数等
の接続情報を、すべてのゲートについてまとめて記憶し
、これらの接続情報があらかじめ定められた設計規格値
以下になるか否かをまとめて一度に解析していたので、
設計情報を作成し解析することができる論理回路接続情
報の規模が制限されてしまうという欠点を有していた。

【０００４】本発明の目的は、大規模論理回路の規模が
大きくなっても、容易に設計情報を作成し解析すること
ができる大規模論理回路の設計情報生成方式を提供する
ことにある。

【０００５】

【課題を解決するための手段】第１の発明の大規模論理
回路の設計情報生成方式は、大規模論理回路を設計する
ための論理回路接続情報を、論理的にまとまった機能記
述単位であるモジュールごとにまとめ、さらに前記個々
のモジュールを下位レベルの機能記述単位であるモジュ
ールに分割するというように、あらかじめ定められたレ
ベルまでモジュールを分割し、最下位のレベルの個々の
モジュールを構成する個々の基本回路の論理回路接続情
報、及び前記各レベルにおけるモジュール間の接続情報
を管理し、大規模論理回路の設計に用いられる設計情報
の生成管理を行う大規模論理回路の設計情報生成方式で
あって、（Ａ）前記基本回路の論理回路接続情報、及び
前記各レベルにおけるモジュール間の接続情報をモジュ
ールごとに記憶する論理回路接続情報記憶手段、（Ｂ）
モジュールの階層レベルに応じた設計情報の制限値情報
を記憶するモジュール・階層レベル別制限値情報記憶手
段、（Ｃ）モジュールごとの設計情報を記憶するモジュ
ール設計情報記憶手段、（Ｄ）前記論理回路接続情報記
憶手段中に存在するモジュールを下位の階層のモジュー
ルから設計処理を行うように制御する階層制御手段、（
Ｅ）前記階層制御手段により選択された前記論理回路接
続情報記憶手段中の１モジュール分の論理回路接続情報
及び前記モジュール設計情報記憶手段に記憶されたモジ
ュールの設計情報から、対象のモジュールを１論理回路
とみなした設計情報を生成し、前記モジュール設計情報
記憶手段に記憶させるモジュール設計情報自動生成手段
、（Ｆ）前記階層制御手段により選択された前記論理回
路接続情報記憶手段中の１モジュール分の論理回路接続
情報及び前記モジュール設計情報記憶手段に記憶された
モジュールの設計情報より対象モジュールの設計情報に
ついて前記モジュール・階層レベル別制限値情報記憶手
段に記憶されているモジュール・階層レベル別制限値情
報により解析を行い、制限値情報を満たさない設計情報
があったき、前記制限値情報を満たさない設計情報を指
定する論理回路設計情報解析手段、（Ｇ）前記論理回路
設計情報解析手段で指定した、制限値情報を満たさない
設計情報を出力する論理回路設計結果出力手段、を備え
て構成されている。

【０００６】また、第２の発明の大規模論理回路の設計
情報生成方式は、大規模論理回路を設計するための論理
回路接続情報を、論理的にまとまった機能記述単位であ
るモジュールごとにまとめ、さらに前記個々のモジュー
ルを下位レベルの機能記述単位であるモジュールに分割
するというように、あらかじめ定められたレベルまでモ
ジュールを分割し、最下位のレベルの個々のモジュール
を構成する個々の基本回路の論理回路接続情報、及び前
記各レベルにおけるモジュール間の接続情報を管理し、
大規模論理回路の設計に用いられる設計情報の生成管理
を行う大規模論理回路の設計情報生成方式であって、（
Ａ）前記基本回路の論理回路接続情報、及び前記各レベ
ルにおけるモジュール間の接続情報をモジュールごとに
記憶する論理回路接続情報記憶手段、（Ｂ）モジュール
の階層レベルに応じた設計情報の制限値情報を記憶する
モジュール・階層レベル別制限値情報記憶手段、（Ｃ）
モジュールごとの設計情報を記憶するモジュール設計情
報記憶手段、（Ｄ）前記論理回路接続情報記憶手段中に
存在するモジュールを下位の階層のモジュールから設計
処理を行うように制御する階層制御手順、（Ｅ）前記階
層制御手順により選択された前記論理回路接続情報記憶
手段中の１モジュール分の論理回路接続情報及び前記モ
ジュール設計情報記憶手段に記憶されたモジュールの設
計情報から、対象のモジュールを１論理回路とみなした
設計情報を生成し、前記モジュール設計情報記憶手段に
記憶させるモジュール設計情報自動生成手順、（Ｆ）前
記階層制御手順により選択された前記論理回路接続情報
記憶手段中の１モジュール分の論理回路接続情報及び前
記モジュール設計情報記憶手段に記憶されたモジュール
の設計情報より対象モジュールの設計情報について前記
モジュール・階層レベル別制限値情報記憶手段に記憶さ
れているモジュール・階層レベル別制限値情報により解
析を行い、制限値情報を満たさない設計情報があったき
、前記制限値情報を満たさない設計情報を指定する論理
回路設計情報解析手順、（Ｇ）前記論理回路設計情報解
析手順で指定した、制限値情報を満たさない設計情報を
出力する論理回路設計結果出力手順、を備えて構成され
ている。

【０００７】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【０００８】図１は本発明の大規模論理回路の設計情報
生成方式の一実施例を示すブロック図である。

【０００９】本発明の大規模論理回路の設計情報生成方
式は、大規模論理回路を設計するための論理回路接続情
報を、論理的にまとまった機能記述単位であるモジュー
ルごとにまとめ、さらに個々のモジュールを下位レベル
の機能記述単位であるモジュールに分割するというよう
に、あらかじめ定められたレベルまでモジュールを分割
し、最下位のレベルの個々のモジュールを構成する個々
の基本回路の論理回路接続情報、及び各レベルにおける
モジュール間の接続情報を管理し、大規模論理回路の設
計に用いられる設計情報の生成管理を行うものである。

【００１０】本実施例の大規模論理回路の設計情報生成
方式は、図１に示すように、基本回路の論理回路接続情
報、及び各レベルにおけるモジュール間の接続情報をモ
ジュールごとに記憶する論理回路接続情報記憶手段１、
モジュールの階層レベルに応じた設計情報の制限値情報
を記憶するモジュール・階層レベル別制限値情報記憶手
段２、モジュールごとの設計情報を記憶するモジュール
設計情報記憶手段３、論理回路接続情報記憶手段１中に
存在するモジュールを下位の階層のモジュールから設計
処理を行うように制御する階層制御手段４、階層制御手
段４により選択された論理回路接続情報記憶手段１中の
１モジュール分の論理回路接続情報及びモジュール設計
情報記憶手段３に記憶されたモジュールの設計情報から
、対象のモジュールを１論理回路とみなした設計情報を
生成し、モジュール設計情報記憶手段３に記憶させるモ
ジュール設計情報自動生成手段５、階層制御手段４によ
り選択された論理回路接続情報記憶手段１中の１モジュ
ール分の論理回路接続情報及びモジュール設計情報記憶
手段３に記憶されたモジュールの設計情報を読み出し、
対象モジュールの設計情報と、モジュール・階層レベル
別制限値情報記憶手段２に記憶されているモジュール・
階層レベル別制限値情報とを比較して解析を行い、制限
値情報を満たさない設計情報があったき、制限値情報を
満たさない設計情報を指定する論理回路設計情報解析手
段６、論理回路設計情報解析手段６で指定した、制限値
情報を満たさない設計情報を出力する論理回路設計結果
出力手段７から構成されている。

【００１１】次に、動作を説明する。

【００１２】図２は、論理回路設計情報の生成を行う対
象としての論理回路の一例を示す図である。

【００１３】図２の論理回路を、ここでは大規模論理回
路と見たてて以下の説明を行う。

【００１４】図２において、１２〜２３は基本回路とし
てのゲートを示しており、５５〜６５は端子を示してい
る。

【００１５】あらかじめ図１の論理回路接続情報記憶手
段１には、上記論理回路の接続情報が記憶されるが、こ
のとき、上記論理回路の一部は、次に述べるようにモジ
ュール化され、接続情報が記憶される。対象となる大規
模論理回路としての論理回路は、点線内の論理回路部分
を一つのモジュール８，モジュール９として分割され、
これらのモジュールは下位モジュールと呼ばれる。モジ
ュール８の接続情報を求めるための論理回路図は図４に
、モジュール９の接続情報を求めるための論理回路図は
図５に示される。

【００１６】また、これらモジュール８，９をそれぞれ
一つのブロックとして表現した論理回路図を図３に示す
が、この論理回路図で示されるモジュールを、モジュー
ル８，モジュール９に対する上位モジュールとする。そ
して、モジュール８，９は下位モジュールである。上記
の上位モジュール及び下位モジュールの接続情報が、そ
れぞれ論理回路接続情報記憶手段１に記憶される。なお
、図２に示される論理回路は、モジュール化され複数階
層（この場合は２階層である）のモジュールから構成さ
れることになるが、階層にレベル名を付与し、上位モジ
ュールを「レベル０」と呼び、下位モジュールを「レベ
ル１」と呼ぶ。

【００１７】上記のようにして、論理回路接続情報記憶
手段１中に記憶されているモジュール８，９及び上位の
モジュールの接続情報は、次にモジュール設計情報自動
生成手段５，論理回路設計情報解析手段６により順に処
理を受けるが、このときの処理を制御する手順は、階層
制御手段４により制御され、最初にモジュール８につい
て、次にモジュール９について、そして最後に上位モジ
ュールについてそれぞれモジュール設計情報自動生成手
段５，論理回路設計情報解析手段６の処理を受ける。

【００１８】最初に、モジュール設計情報自動生成手段
５により、下位のモジュール８に対してモジュール設計
情報の自動生成を行い、論理回路設計情報解析手段６に
より、論理回路の設計情報の解析を行う。次に、モジュ
ール設計情報自動生成手段５により、下位のモジュール
９に対してモジュール設計情報の自動生成を行い、論理
回路設計情報解析手段６により、論理回路の設計情報の
解析を行う。

【００１９】下位モジュールについての処理が終了した
ら、次に上位モジュールに対し、モジュール設計情報自
動生成手段５によりモジュール設計情報の自動生成を行
い、論理回路設計情報解析手段６により論理回路の設計
情報の解析を行う。

【００２０】

【００２１】表１は、モジュール設計情報記憶手段３に
記憶されている、基本回路であるゲートの設計情報を示
す表である。

【００２２】

【００２３】また、表２は、モジュール設計情報自動生
成手段５により生成された、モジュール８の設計情報で
ある。表３は、モジュール設計情報自動生成手段５によ
り生成された、モジュール９の設計情報である。

【００２４】

【００２５】表４は、上位モジュールに対する論理回路
設計情報解析手段６により求められた設計情報である。

【００２６】

【００２７】表５は、モジュール・階層レベル別制限値
情報記憶手段２に記憶されている階層レベルが「レベル
０」の制限値情報を、また表６は、階層レベル「レベル
１」の制限値情報を示している。

【００２８】

【００２９】モジュール設計情報自動生成手段５は、論
理回路接続情報記憶手段１に記憶されている下位モジュ
ール８の論理回路の接続情報と、モジュール設計情報記
憶手段３に記憶されているモジュールの設計情報とを用
いて、下位モジュール８のモジュール設計情報を生成し
、モジュール設計情報記憶手段３に記憶する。そして、
次に論理回路設計情報解析手段６が、モジュール設計情
報記憶手段３に記憶されているモジュール８の設計情報
と、モジュール・階層レベル別制限値情報記憶手段２に
記憶されている、表６に示される制限値情報とを比較す
る。そして、比較した結果、消費電力値が制限値情報を
上回っているので（表２では１０ｍｗであり、表６では
８ｍｗである）、見直すべき設計情報として消費電力の
値を指定する。

【００３０】次に、モジュール設計情報自動生成手段５
は、論理回路接続情報記憶手段１に記憶されているモジ
ュール９の論理回路接続情報とモジュール設計情報記憶
手段３に記憶されているモジュールの設計情報とを用い
て、下位モジュール９のモジュール設計情報を生成し、
モジュール設計情報記憶手段３に記憶する。そして、次
に論理回路設計情報解析手段６が、モジュール設計情報
記憶手段３に記憶されている下位モジュール９の設計情
報と、モジュール・階層レベル別制限値情報記憶手段２
に記憶されている、表６に示される制限値情報とを比較
する。この場合には、制限値情報は満たされている。

【００３１】また、論理回路設計情報解析手段６は、論
理回路接続情報記憶手段１に記憶されている上位モジュ
ールの論理回路接続情報と、モジュール設計情報記憶手
段３に記憶されているモジュールの設計情報とから、表
４に示されるモジュール設計情報を生成する。生成され
たモジュール設計情報と、モジュール・階層レベル別制
限値情報記憶手段２に記憶されている、表５に示される
制限値情報とを比較する。比較した結果、信号数の値が
制限値情報を上回っているので（表４では信号数の値が
７であり、表５では６である）、見直すべき設計情報と
して信号数を指定する。

【００３２】最後に、論理回路設計結果出力手段７は、
最初下位のモジュール８，９の消費電力が規格値を上回
っていることを示す情報を出力する。次に、上位モジュ
ールに対しては信号数が規格値を上回っていることを示
す情報を出力する。

【００３３】このように、大規模論理回路を構成するゲ
ートを、複数のゲート群に分けてそれらのゲート群の個
々をモジュールとして扱い、個々のモジュールをさらに
小さく分けて下位のモジュールとするというように、モ
ジュールを順次分割していき、最下位のモジュールまで
分割されたら、次に最下位のモジュールから順次上位の
モジュールへと設計情報を生成していくことにより、容
易に大規模論理回路の設計情報を作成し解析することが
できる。

【００３４】

【発明の効果】以上説明したように、本発明の大規模論
理回路の設計情報生成方式は、大規模論理回路を構成す
るゲートを、論理的にまとまった複数のゲート群に分け
てそれらのゲート群の個々をモジュールとして扱い、個
々のモジュールをさらに小さく分けて下位のモジュール
とするというように、個々のモジュールのゲート数があ
らかじめ定められたゲート数になるまで分割していき、
最下位のモジュールまで分割されたら、次に最下位のモ
ジュール単位に論理回路の設計情報生成を行い、最下位
のモジュールについて設計情報が得られたら、上位のモ
ジュールについての設計情報を生成するというように、
順次上位の設計情報を求めていくことにより、大規模論
理回路の規模が大きくなっても、容易に設計情報を作成
し解析することができるという効果を有している。

【図面の簡単な説明】

【図１】本発明の大規模論理回路の設計情報生成方式の
一実施例を示すブロック図である。

【図２】論理回路設計情報の生成を行う対象としての論
理回路の一例を示す図である。

【図３】図２の論理回路の一部（点線内）をモジュール
化した状態を示す図である。

【図４】図２のモジュール８を構成する論理回路を示す
図である。

【図５】図２のモジュール９を構成する論理回路を示す
図である。

【符号の説明】

１　　　　論理回路接続情報記憶手段 ２　　　　モジュール・階層レベル別制限値情報記憶手
段３　　　　モジュール設計情報記憶手段４　　　　階
層制御手段 ５　　　　モジュール設計情報自動生成手段６　　　　
論理回路設計情報解析手段 ７　　　　論理回路設計結果出力手段 ８　　　　モジュール ９　　　　モジュール

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　大規模論理回路を設計するための論理
   回路接続情報を、論理的にまとまった機能記述単位であ
   るモジュールごとにまとめ、さらに前記個々のモジュー
   ルを下位レベルの機能記述単位であるモジュールに分割
   するというように、あらかじめ定められたレベルまでモ
   ジュールを分割し、最下位のレベルの個々のモジュール
   を構成する個々の基本回路の論理回路接続情報、及び前
   記各レベルにおけるモジュール間の接続情報を管理し、
   大規模論理回路の設計に用いられる設計情報の生成管理
   を行う大規模論理回路の設計情報生成方式であって、（
   Ａ）前記基本回路の論理回路接続情報、及び前記各レベ
   ルにおけるモジュール間の接続情報をモジュールごとに
   記憶する論理回路接続情報記憶手段、（Ｂ）モジュール
   の階層レベルに応じた設計情報の制限値情報を記憶する
   モジュール・階層レベル別制限値情報記憶手段、（Ｃ）
   モジュールごとの設計情報を記憶するモジュール設計情
   報記憶手段、（Ｄ）前記論理回路接続情報記憶手段中に
   存在するモジュールを下位の階層のモジュールから設計
   処理を行うように制御する階層制御手段、（Ｅ）前記階
   層制御手段により選択された前記論理回路接続情報記憶
   手段中の１モジュール分の論理回路接続情報及び前記モ
   ジュール設計情報記憶手段に記憶されたモジュールの設
   計情報から、対象のモジュールを１論理回路とみなした
   設計情報を生成し、前記モジュール設計情報記憶手段に
   記憶させるモジュール設計情報自動生成手段、（Ｆ）前
   記階層制御手段により選択された前記論理回路接続情報
   記憶手段中の１モジュール分の論理回路接続情報及び前
   記モジュール設計情報記憶手段に記憶されたモジュール
   の設計情報より対象モジュールの設計情報について前記
   モジュール・階層レベル別制限値情報記憶手段に記憶さ
   れているモジュール・階層レベル別制限値情報により解
   析を行い、制限値情報を満たさない設計情報があったき
   、前記制限値情報を満たさない設計情報を指定する論理
   回路設計情報解析手段、（Ｇ）前記論理回路設計情報解
   析手段で指定した、制限値情報を満たさない設計情報を
   出力する論理回路設計結果出力手段、を備えることを特
   徴とする大規模論理回路の設計情報生成方式。
2. 【請求項２】　　大規模論理回路を設計するための論理
   回路接続情報を、論理的にまとまった機能記述単位であ
   るモジュールごとにまとめ、さらに前記個々のモジュー
   ルを下位レベルの機能記述単位であるモジュールに分割
   するというように、あらかじめ定められたレベルまでモ
   ジュールを分割し、最下位のレベルの個々のモジュール
   を構成する個々の基本回路の論理回路接続情報、及び前
   記各レベルにおけるモジュール間の接続情報を管理し、
   大規模論理回路の設計に用いられる設計情報の生成管理
   を行う大規模論理回路の設計情報生成方式であって、（
   Ａ）前記基本回路の論理回路接続情報、及び前記各レベ
   ルにおけるモジュール間の接続情報をモジュールごとに
   記憶する論理回路接続情報記憶手段、（Ｂ）モジュール
   の階層レベルに応じた設計情報の制限値情報を記憶する
   モジュール・階層レベル別制限値情報記憶手段、（Ｃ）
   モジュールごとの設計情報を記憶するモジュール設計情
   報記憶手段、（Ｄ）前記論理回路接続情報記憶手段中に
   存在するモジュールを下位の階層のモジュールから設計
   処理を行うように制御する階層制御手順、（Ｅ）前記階
   層制御手順により選択された前記論理回路接続情報記憶
   手段中の１モジュール分の論理回路接続情報及び前記モ
   ジュール設計情報記憶手段に記憶されたモジュールの設
   計情報から、対象のモジュールを１論理回路とみなした
   設計情報を生成し、前記モジュール設計情報記憶手段に
   記憶させるモジュール設計情報自動生成手順、（Ｆ）前
   記階層制御手順により選択された前記論理回路接続情報
   記憶手段中の１モジュール分の論理回路接続情報及び前
   記モジュール設計情報記憶手段に記憶されたモジュール
   の設計情報より対象モジュールの設計情報について前記
   モジュール・階層レベル別制限値情報記憶手段に記憶さ
   れているモジュール・階層レベル別制限値情報により解
   析を行い、制限値情報を満たさない設計情報があったき
   、前記制限値情報を満たさない設計情報を指定する論理
   回路設計情報解析手順、（Ｇ）前記論理回路設計情報解
   析手順で指定した、制限値情報を満たさない設計情報を
   出力する論理回路設計結果出力手順、を備えることを特
   徴とする大規模論理回路の設計情報生成方式。