JPH03116277A - シミュレーション・システム及びシミュレーション方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は電子回路、すなわち複数のコンポーネント、た
とえば独立した半導体素子を使用した回路の動作のシミ
ュレーションを行うシステムに関する。

（従来の技術） 電子回路の設計、検査、および試験を補助するためにシ
ミュレーション技術の使用が広く知られている。このよ
うな回路シミュレーションは多数の基本回路素子、たと
えばＡＮＤゲート、フリップ・フロップ等のような各論
理ゲートの動作のシミュレーションを通して開発されて
いる場合が多い。以下の説明では、「ゲート」はかかる
基本回路素子を意味するものとする。通常、ゲートの動
作は真偽衣により示される。真偽衣は与えられた各入力
に応じて、ゲートで予想される出力を想定するものであ
る。シミュレーション・システムにおいて、真偽衣をデ
ィジタルでコード化した形態での使用が知られている。

この方法をゲートの「プリミティブ」と呼ぶことがある
。しかし、単純な真偽衣には実際の回路の動作をシミュ
レーションするためにし十分な情報が含まれていない。

たとえば、真偽衣には入力の供給と出力の発生の間の伝
送遅延（人出力またはいわゆる「ピン間の」遅延）につ
いての情報が含まれていない。従来のシミュレーション
・システムにおいては、この情報はディジタルで記憶さ
れる真偽衣に入っている。

この他に考慮しなければならない要素として入力信号の
タイミングがある。たとえば、信号がクロック信号の直
前または直後に入力されるかどうかである。従来、これ
らについては、信号がゲート自体のモデルに与えられる
前に、入力信号に関係した独立したモデルの採用により
対処されている。

しかし、この方法では、シミュレーション・システムの
性能の低下をもたらしている。

（発明が解決しようとする課題） 本発明の目的は、高度なシミュレーション・システムを
提供することにある。

［発明の構成］ （課題を解決するための手段） 上記目的を解決するために、１番目の発明は、予めゲー
トの機能性、入出力伝送遅延、およびタイミング・チェ
ックに関する各々のデータを含む３つの要素を備えたゲ
ート・プリミティブが記憶されるメモリ手段を備えた、
ゲート動作のシミュレーションを行うシミュレーション
・システムを提供する。

２番目の発明は、予めゲートの機能性に関するデータを
含むゲート・プリミティブが記憶され、前記データは判
定ツリー・データ構造で記憶されるメモリ手段を備えた
、ゲート動作のシミュレーションを行うシミュレーショ
ン・システムを提供する。

３番目の発明は、予めゲートの異なる動作状態に応じて
記憶されるデータを含むゲート・プリミティブが記憶さ
れるメモリ手段を備えた、ゲート動作のシミュレーショ
ンを行うシミュレーション・システムを提供する。

（実施例） 本発明の実施例を次に詳細に説明するが、これは本発明
の一例にすぎない。

本発明では統合したゲート・プリミティブを提供する。

これは機能性、伝送遅延、およびタイミング・チェック
に関する３つの要素を備えている。

真偽衣は従来の構成とは異なり、「不定」の出力の発生
を防止するように、完全に拡張されている。

この結果、これまで実現できなかった精度が得られる。

同時に、本発明では、顕著に少ないメモリ容量しか必要
とせず、また従来の構成より実質的に高速で作動する。

これらの利点は統合ゲート・プリミティブおよびこれら
の要素に特別な実行方法により実現されている。真偽衣
の初期データの処理には異なるデータ構造で作成する必
要がある。

すなわち、従来における真偽衣をディジタル的に単純に
記憶する代わりに、判定ツリー・データ構造の発生にこ
の表を使用する。すなわち、判定ツリー・データ構造が
記憶される。このデータ構造の変換により、後のシミュ
レーション・システムの動作において顕著な利点が得ら
れ、また、メモリ容量を顕著に節約することができる。

このメモリ容量の節約は主として、判定ツリー・データ
構造の２次包含によるものであり、これにより表現を簡
潔な型式で行うことができる。

判定ツリー・データ構造を使用することにより真偽衣の
データ構造の使用と比較してより重要な利点が得られる
。特に、判定ツリー・データ構造を使用することにより
、ゲートに対する入力の特性に関する情報を保持するこ
とが可能になる。真偽衣は均一であり、結果の出力を与
えるが、入力に関する情報は失われてしまう。判定ツリ
ー・データ構造を使用することにより、各入力の処理順
位を定めることができる。すなわち、判定ツリー・デー
タ構造ではどの入力がより重要かを定めることができる
。

従来の真偽表では、たとえば出力は入力順序により異な
るので、ある出力は不定と指定しなければならない。こ
のような出力はしばしばｒＸＪ処理と呼ばれ、通常その
場限りの処理を必要とし、この結果、性能の劣化を引き
起こしてしまう。この判定ツリー・データ構造は自動的
に「Ｘ」処理を行い、この結果、性能がこれに対応して
向上する。判定タリー・データ構造には真偽表の単純な
ルックアップ配列より多くの情報を含んでいるので、自
動ｒＸＪ処理が実行できる。判定ツリー・データ構造に
は入力が変化した状況の情報を保持しており、これによ
り、高精度でｒＸＪ出力を得ることができる。これは、
連続した素子では特に重要であり、入力の変化順序が決
定的に重要である。

入力順序に関する情報には他の入力前に発生した入力の
単なる記録より多くのものを含んでいる。

ゲートのクロック信号に関して特定の入力がいつ発生し
たかを考えることが重要である。実際のゲートではタイ
ミングにより異なる出力を発生させる場合がある。この
場合には、このシミュレーションは正確にこの動作を再
現しなければならない。

この他の例として、入力が同時に発生したときが考えら
れる。従来のシミュレーション・システムではこのよう
な状態の処理には問題がある。すなわち、性能が劣化す
るからである。判定ツリー・データ構造はこれらの状態
におけるゲート動作を良好にシミュレーションすること
ができる。

−船釣に、本発明のシミュレーション・システムではシ
ミュレーション処理タスクを再構成し、処理の大部分を
ゲートの動作の「リアル・タイム」のシミュレーション
の前に実行する。この結果、ランタイム処理量が低減す
る。これらの利点は処理時間およびメモリ容量の増大を
伴わずに得られる。すなわち、ゲートのすべての出力を
詳細に記述する配列をコード化するために真偽表のデー
タについて複雑な計算を行う必要がなくなるからである
。

本発明の主要な特徴の１つはゲート・プリミティブの機
能性要素が「状態」情報の形態でコード化されることに
ある。すなわち、記憶されたデータはゲートの動作状態
に関係づけられ、ゲートの動作が調べられる。判定ツリ
ー・データ構造が作成された後にゲートの動作がシミュ
レーションされる。ゲートの「状態」を考慮して、デー
タがコード化されるので、次の処理ステップは判定ツリ
ー・データ構造の前の判定点から開始される。すなわち
、各処理ステップでは判定ツリー・データ構造の先頭か
らやり直す必要はない。

判定ツリー・データ構造は優先順位の「高い」入力およ
び優先順位の「低い」入力に従って配列される。優先順
位の高い入力は頻繁に変化しない入力である場合が多い
。たとえば、イネーブル信号がこれに該当する。優先順
位の低い入力は頻繁に変化する入力である場合が多い。

たとえば、クロック信号がこれに該当する。ツリー構造
ではまた、ゲートはディスエーブル状態より、クロック
が与えられるイネーブル状態であルー（とが、はるかに
多いという事実に影響を与える。したがって、イネーブ
ル状態用にコード化されたデータがディスエーブル状態
より頻繁に使用される。したがって、シミュレーション
−プロセスはランタイムにおける計算を必要とせずにイ
ネーブル状態のゲートに基づいて予め計算しであるデー
タをアクセスするのに便利である。このようなデータ構
造により処理速度を向上させることができる。この要素
でコード化されたデータは、同時入力の結果の計算の引
き延ばしのような処理機能を指定することができる。

真偽表の判定ツリー・データ構造への変換判定構造は論
理値０．１、およびＸ（不定）の各々を示す入力である
３値トライノードから作成される。

このツリーの各レベルはプリミティブへの入力を示す。

入力真偽表の各列はこのツリーの独自のパスで示される
。このツリーの分岐は出力レコードで終了する。

次の真偽表の２入力素子を考えてみる。

ｉｌ　　　　　ｉ２　　　　　ｏｕｔ Ｏ？１ １　　　　　０　　　　　１ １　　　　　１　　　　　０ ここで、「？」は［考慮せず（ｄｏｎｔ　　ｃａｒｅ）
Ｊを意味する。

この表の列は順に処理される。１番目の列はサブツリー
を作る（第１図）。

２番目の列はこのツリーを第２図のように増大させる。

３番目の列の情報でこのツリーが完成する（第３図）。

入力１１および１２が曖昧でないときは、（すなわち、
０または１のとき）は（１）、（２）および（３）のラ
ベルのついた出力レコードは結果の出力値を示す。

０／１のツリーを作成するプロセスは（第４図）のよう
に示される（以下余白）。

自動Ｘ処理 真偽表から基本０／１ツリーを作成すると、不定（Ｘ）
状態が処理できるように、ツリーが増大する。

自動Ｘ処理アルゴリズムは関数「ｓａｍｅＪをツリーの
各トライノードに回帰的に適応させる。

このアルゴリズムは基本的には３つの異なる場合を処理
する。

■、出力レコードに対するトライノード点において「０
」と「〕、」の両方の入力がある場合（すなわち、ｒｂ
ＪおよびｒｃＪは共に判定ツリーの「リーフ」を示す場
合）（第５図）； この場合、ｓａｍｅ　（ａＳｂＳｃ）は次のように表現
することができる。

（１）ｒｂＪおよび「Ｃ」により示される出力レコード
の組を示すリストを作成する。

（ＩＩ）このリストに点ｒａＪを作成する（第６図）。

もし、ｒｂＪまたはｒｃＪが既に「ｓ　ａ　ｍ　ｅ　Ｊ
リストを示している場合は、ｇ　ａｍｅリストの組およ
び出力レコード番号から新しいリストが形成される。

２６）ｒＯＪまたは「１」の入力のいずれもがリーフで
ない場合（第７図）； ｓ　ａｍｅ・（ａｓｂＳｃ）は次の表記と同じ意味を持
つ。

ｓａｍｅ　（ｄ％ｅ、、ｆ） ｓａｍｅ　（ｇ、ｈ、ｉ） 新しいトライノード（ｊ、ｋＳ　ｌ）を作成し、ｒａＪ
がこれを示すようにする（第８図）。

ｓａｍｅ　（ｋＳｅ、ｈ） ｓ　ａｍｅ　（１％　ｆｓ　ｔ） ｇａｍｅ　（ｊ、に、ｌ） ３、ｒＯＪまたは「１」入力のいずれかがリーフ（すな
わち、「Ｃ」）である場合（第９図）；ｓａｍｅ　（ａ
、、ｂＳｃ）は次の表記と同じ意味を持つ。

ｓａｍｅ　（ｄ、ｅｓ　ｆ） 新しいトライノードＣｇｓ　ｈｓ　ｔ）を作成し、ｒａ
Ｊがこのトライノードを示すようにする（第１Ｏ図）。

ｓ　　ａｍｅ　　（ｈＳ　ｅｓ　　ｃ）ｇａｍｅ　　（
ｉ　Ｓ　ｆ、　　ｃ） ｇ　　ａｍｅ　　（ｇＳ　ｈＳ　ｓ） 自動Ｘ処理用に判定ツリーを増大させるプロセスは次の
ように表記することができる（第１１図）。

上記の２つの入力素子の判定ツリーは次のように完全に
拡張される（第１２図）。

ゲート・プリミティブの機能性要素による状態情報に関
するデータを記憶することにより、プリミティブの他の
２つの要素により制御される処理を非常に効果的、かつ
便利に実行することができる。

プリミティブの伝送遅延要素を次に説明する。

既に説明したように、この要素はゲートの内部で発生す
る信号伝送の遅延に関するもので、いわゆる、「ピン間
」遅延と言われている。この情報は従来、機能情報と共
にゲート・プリミティブの全体を構成する１つの要素に
記憶されている。本発明の構成においては、このピン間
遅延データは独立した要素として、すなわち、ゲート・
ブリミティグの３つの構成要素の１つとして記憶される
。

さらに、本発明の構成においては、ピン間遅延データは
状態に従った形態でコード化される。すなわち、この要
素はゲートの動作の各「状態」のピン間のタイミングの
遅延を指定する。基本情報は関係するゲートのデータの
指定によりコード化される。しかし、この情報は従来は
直接コード化されていたのに対して、本発明の構成では
、情報は状態に従った形態に変換され、コード化される
。

この結果、処理性能が向上する。必要なピン間遅延を得
るのに完全なデータの入力は必ずしも要求されない。こ
の他、状態の適切な変化を指定し、必要なデータを得る
ことにより、処理速性能が向上する。

要素内でコード化されるピン間の遅延データはゲート内
に厳密に発生する遅延をはるかに超える。

したがって、ゲートの出力がバッファに保持されないと
きは特に効果がある。バッファに保持されない出力に接
続された外部回路に存在する静電容量はピン間の遅延に
影響を及ぼすと考えることができる。このような動作を
シミュレーションするときは、内部のピン間の遅延に適
用される乗算係数を使用することができる。数種類の静
電誘導が単独の出力に影響を及ぼすときは、関係する乗
算係数を合計して求めることができる。乗算係数は関係
する状態の変化に伴って変化する場合があることに注意
が必要である。たとえば、指定の出力の乗算係数は出力
が高から低または低から高に変化するときに著しく変化
する場合がある。

タイミングの例 タイミングは第１３図のようである。

ここで、状態１はＳ　　ＥＮＡＢＬＥであり、状態２は
Ｓ　　ＬＥＶＥＬである。

たとえば、Ｓ　　ＥＮＡＢＬＥにおいて、０から１にＮ
ｑの変位におけるクロックの遅延は次のように表記され
る。

ｃｌｏｃｋ　ｎｑ　ｔｈ＋ ｍａｒｇ　ｓ＋ｌ＊ｃａｐａｃｉｔａｎｃｅ（ｑ）＋ｓ
ａｒｇ　　ｍｈ＊ｃａｐａｃｉｔａｎｃｃ（Ｎｑ統合し
たゲート・プリミティブのタイミング・チェック要素を
次に説明する。

前述のように、従来、タイミング・チェックはゲート・
プリミティブと異なる独立したモデルを処理して求めら
れている。本発明の構成では、タイミング・チェックの
データはゲート・プリミティブの３番目の構成要素を形
成する。通常、ゲートの要求として、タイミング・チェ
ックではクロック・パルスを与える前の十分な時間で入
力の変化が必要となる場合がある。入力パルスがクロッ
ク・パルスの開始時にまたがって与えられると、入力パ
ルスが長い期間「保持」されなければ、この入力パルス
では応答が行われない場合がある。

したがって、従来のタイミング・チェック・モデルは通
常、入力信号を「セットアツプ」、「安定」または「保
持」と指定するが、これはクロック信号の一時的な関係
により異なる。これに対して、本発明の構成では、入力
信号の立上りと隣接のクロック・パルスの立上り間の時
間の差である「デルタ」時間の懸念に基づいて作動する
。また、必要に応じて、立上りでないデータ点を使用す
ることもできる。

本発明の構成では各入力端子または入力信号、またはこ
のクラスについて指定する最大および最小のデルタ時間
を使用する。他の２つの要素については、データは「状
態」の情報に関して、この要素にコード化され、この結
果、前述のように性能が向上する。さらに、タイミング
・チェック要素はデルタ時間が変化する虞のある情報を
記憶する。すなわち、たとえば、ゲートが非常に高速に
駆動された場合には、警告メツセージを発生する。

デルタ時間の懸念により、タイミング・チェック要素は
性能およびメモリの制限において向上し、汎用性を持つ
ことができる。

タイミング・チェック要素をゲート・プリミティブに含
めることの利点は独立したモデルの使用と比較して各タ
イミング・チェックはランタイムでオン／オフに切換え
ることができることにある。

従来、この変化ではタイミング・チェック・モデルの再
コンパイルが必要となっていた。

タイミング・チェックの例 タイミング・チェックは第１４図のようである。

状態１はＳ　　ＥＮＡＢＬＥであり、状態２は５ＬＥＶ
ＥＬである。

たとえば、状態Ｓ　　ＥＮＡＢＬＥにおいて、データの
変化とクロックの発生の時間の差がパラメータＤＡＴＡ
　　５ＥＴＵＰの値より少ないときは、違反メツセージ
が発生する。

上記のゲート・プリミティブに追加することができるオ
プションの機能は異常シミュレーションに関するものが
ある。

上記の機能は異常が発生しない入力を与える場合のゲー
トの動作をシミュレーションするものである。異常シミ
ュレーションはゲートに対する入力から異常が除去でき
ないときのゲートの動作のシミュレーションに重要であ
る。本発明の構成においては、ある値を異常の発生しな
い入力の代表的なゲートの各入力に関係づけてシミュレ
ーションを行うものである。この後、入力についての値
のリストが求められる。このリストの各位は入力信号を
発生する回路で発生する虞のある特定の異常に対応する
。入力発生回路における各種の異常はゲートで発生する
異常の影響に従ってグループに分類できることが知られ
ている。単独の異常値を使用して入力回路の異常グルー
プを示すことが可能になる。この結果、異常シミュレー
ションのオプションを実行するための記憶および処理の
必要条件を低減することができる。この結果、異常シミ
ュレーションに機能性、ビン間遅延およびタイミング・
チェックの各要素を適用することができる。

前記のように、本発明の構成には３つの構成要素を使用
した統合ゲート・プリミティブの使用を含む。これらの
３つの要素は機能性、伝送またはピン間遅延、およびタ
イミングチエツクに関する。各要素は「状態」に関する
情報に基づいて組織化され、判定ツリー・データ構造が
使用される。

異常シミュレーション・オプションをプリミティブに追
加することにより、異常グループ化構成を効果的に使用
することができる。ゲート・プリミティブのライブラリ
を使用して、集積回路、または電子システムのような各
コンポーネントのシミュレーションが実行可能なことが
理解できる。

上記において、本発明の１つの実施例を詳細に示した。

本発明の範囲内で、この分野に携わる者は本発明の範囲
から逸脱することなく様々な改良が可能であり、様々な
実施例を実行することが可能である。

［発明の効果］ 以上説明したように本発明によれば高度なシミュレーシ
ョンシステムを提供することができる。

【図面の簡単な説明】

第１図から第１２図は実施例の処理を示す図、第１３図
はタイミングを示す図、第１４図はタイミングチエツク
を示す図である。 Ｘ　　１　０ シ――−――−醤佛弄曇−＋−← ＋−−−−−−−−（１）＋　　ｏｕ　ｔ−１：←−―
――＋・−一−−−−→ 第 図 １ Ｃ１ −−−”−−−−十−−− ：ＮＯ ÷−−寸−← ：終了： 第 令 図 ＩＯ ：ａ　　　：ｂ　　　：ｃ　　　： シー−−−−＋−−−−＋−−÷ 第 ＸＩＯ ←――−・―・――−−−−−・＋ ：ａ　　　：ｂ　　　：ｃ　　　： 七士−−−十−−−→−＋ 第 ｌ０ ４＝−−−−−−−−−−−＋ 第 図 第 図 第 図 第１０図 ｉｌ・・拳・・・拳 Ｘ　　１　０ ：＊　　　：＊　　　：＊　　　： 第 ２ 図 ＴＩＭＩＮＧＳ ＲＯＭ １　　ｃｌｏｃｋ（０−１） １　　ｃｌｏｃｋ（０−１） Ｉ　　ｃｌｏｃｋ（０−１） ｌ　　ｃｌｏｃｋ（０−１） Ｎｓｅｔ（１−０） Ｎｓｅｔ　＜１−０） Ｎｒ（１−０） Ｎｒ（１−０） ｔ。 ｑ（０−１） ｑ（１−０） Ｎｑ（０−１） Ｎｑ（１−０） ｄｅｌａｙｑ　ｍａｒｇｉｎａｌ ｃｌｏｃＫ−ｑ−ｔｈ　　　ｍａｒｇ−ａｈｃｌｏｃＫ
　ｑ−ｔｌ　　　ｍａｒｇ」１ｃｌｏｃｋ−ｎｑｕｈ　
　ｍａｒｇ−ｍｌｃｌｏｃｋ−ｎｑ−ｔｌ　　ｍａｒｇ
−ｍｈｓｅＬｑ−ｔｈ　　　　ｍａｒｇＪｈ ｓｅＬｎｑ−ｔｌ　　　ＩＩｌａｒｇ−ｍｈｒｅｓｅｔ
−ｑ−ｔ＋　　　ａ＋ａｒｇ−ｍｌｒｅｓｅｔ−ｎｑ−
ｔｈ　　ＩＩｌａｒｇ−ｆｆｉλｑ　ｍａｒｇｉｎａｌ ｄ−ｚｅｒｏ。 ｄ−ｚｅｒｏ。 ｗａｒｇ−ｍｈ ｍａｒｇ−ｍｌ ｃｌｚｅｒｏ。 ＩＢａｒＬｆｆｌｌ ｄ−ＺｅｒＯ＋ ｍａｒｇ−ｍｈ 第１３図 ＴＩ）Ｅｌ（Ｅｌ’ＫＳ ＠　　ｆｒｏｍ 　ｄａｔａ ｌ　ｃｌｏｃｋ（０−１） ｔｏ　　　　　　　　ｃｏｎｄｉｔｉｏｎ　　　　　　
ｍｅｓｓａｇｅｃｌｏｃｋ（０−１）　　　りａｔａｊ
、ｅｔｕｐ　　　　ｄａｔａ−ｓｅｔｕｐ」。 ｄａｔａ　　　　　　　（ｄａｔａＪｌｏｌｄ　　　　
　ｄａｔａ−ｈｏｌｄ」。 ２　Ｎ５ｅｔ（０−１）　　　ｃｌｏｃｋ（０−１）２
Ｎｒ（０−１）　　　　　ｃｌｏｃｋ（０−１）（Ｓｅ
ｔ−ｒｅｌｅａｓｅ ｃｒｅｓｅＬｒｅｌｅａｓｅ ＳｅｔＪ’ｅｌｅａＳｅＵ。 ｒｅｓｅｔ−ｒｅ＋ｅａｓａＪｌ。 第 １４図

Claims (1)

1. 【特許請求の範囲】 （１）ゲートの動作をシミュレーションするシミュレー
   ション・システムであり、メモリ手段を含み、前記メモ
   リ手段はここに、ゲートの機能性、入出力伝送遅延、お
   よびタイミング・チェックに関するデータを含む３つの
   要素であるゲート・プリミティブを予め記憶しているこ
   とを特徴とするシミュレーション・システム。 （２）前記ゲートの機能性に関するデータの要素が判定
   ツリー・データ構造を備えることを特徴とする特許請求
   の範囲第１項記載のシミュレーション・システム。 （３）前記判定ツリー・データ構造が前記判定ツリー・
   データ構造の上部近辺の頻繁に変化しないゲート入力に
   関するデータおよび前記判定ツリー・データ構造の底部
   近辺の頻繁に変化するデータで配列されることを特徴と
   する特許請求の範囲第２項記載のシミュレーション・シ
   ステム。 （４）前記ゲートの機能性に関するデータにゲートへの
   入力順序をそれぞれ識別するデータを含むことを特徴と
   する特許請求の範囲第１項記載のシミュレーション・シ
   ステム。 （５）前記ゲートの機能性に関するデータに、ゲートに
   与えられるクロック・パルスに関してゲートへの入力順
   序を識別するデータを含むことを特徴とする特許請求の
   範囲第１項記載のシミュレーション・システム。 （６）前記ゲートが少なくとも２つの入力と１つの出力
   を備え、前記プリミティブの機能性要素に入力値が不定
   の場合に出力値を与えるデータを含むことを特徴とする
   特許請求の範囲第１項記載のシミュレーション・システ
   ム。 （７）前記プリミティブ機能性の要素にイベントが特定
   の順序で発生したとき実行すべき処理機能を識別するデ
   ータを含むことを特徴とする特許請求の範囲第１項記載
   のシミュレーション・システム。 （８）前記判定ツリー・データ構造が３値のトライノー
   ドに基づき、各々の値が論理値、１、０、および不定を
   示すことを特徴とする特許請求の範囲第２項記載のシミ
   ュレーション・システム。 （９）前記判定ツリー・データ構造内の各レベルがゲー
   トに対する各入力を示すことを特徴とする特許請求の範
   囲第２項記載のシミュレーション・システム。 （１０）前記ゲートの真偽表の各列が前記判定ツリー・
   データ構造下の独自のパスにより示されることを特徴と
   する特許請求の範囲第２項記載のシミュレーション・シ
   ステム。 （１１）前記判定ツリー・データ構造の各分岐が各々出
   力値を示すデータで終了することを特徴とする特許請求
   の範囲第２項記載のシミュレーション・システム。 （１２）前記プリミティブの機能性要素に記憶される前
   記データが前記ゲートの異なる動作状態に従って記憶さ
   れることを特徴とする特許請求の範囲第１項記載のシミ
   ュレーション・システム。 （１３）前記プリミティブの伝送遅延要素に記憶される
   データが前記ゲートの異なる動作状態に従って記憶され
   ることを特徴とする特許請求の範囲第１項記載のシミュ
   レーション・システム。 （１４）前記プリミティブのタイミング・チェック要素
   に記憶されるデータが前記ゲートの異なる動作状態に従
   って記憶されることを特徴とする特許請求の範囲第１項
   記載のシミュレーション・システム。 （１５）前記プリミティブの入出力伝送遅延要素に記憶
   されるデータに前記ゲートのバッファで保持されない出
   力の効果をシミュレーションするために使用する乗算係
   数を含むことを特徴とする特許請求の範囲第１項記載の
   シミュレーション・システム。 （１８）前記プリミティブの入出力伝送遅延要素に記憶
   されるデータに前記ゲートの異なる状態変化に従って記
   憶される異なる乗算係数を含むことを特徴とする特許請
   求の範囲第１項記載のシミュレーション・システム。 （１７）前記プリミティブのタイミング・チェック要素
   に記憶されるデータに入力信号の立上りと隣接のクロッ
   ク・パルスの立上り間の時間差に関して記憶されるデー
   タを含むことを特徴とする特許請求の範囲第１項記載の
   シミュレーション・システム。 （１８）前記プリミティブのタイミング・チェック要素
   に記憶されるデータが前記ゲートの正常な動作発生時の
   最大値および最小値を含むことを特徴とする特許請求の
   範囲第１項記載のシミュレーション・システム。 （１９）前記プリミティブのタイミング・チェック要素
   に記憶されるデータがタイミング・チェック・データが
   変化する条件を識別するデータを含むことを特徴とする
   特許請求の範囲第１項記載のシミュレーション・システ
   ム。 （２０）前記プリミティブのタイミング・チェック要素
   に記憶されるデータに、指定のタイミング・チェックが
   満足しないときに出力される警告メッセージを含むこと
   を特徴とする特許請求の範囲第１項記載のシミュレーシ
   ョン・システム。 （２１）前記シミュレーションを実行する時各タイミン
   グ・チェックをオンまたはオフに切換える手段を備える
   ことを特徴とする特許請求の範囲第１項記載のシミュレ
   ーション・システム。 （２２）異常シミュレーションを行うために、前記プリ
   ミティブに記憶されるデータに入力異常に関するデータ
   を含むことを特徴とする特許請求の範囲第１項記載のシ
   ミュレーション・システム。 （２３）入力異常に関する前記データが前記ゲートの少
   なくとも１つの入力に与えられる異常値の少なくとも１
   つのリストの形態であることを特徴とする特許請求の範
   囲第２２項記載のシミュレーション・システム。 （２４）少なくとも１つの異常値が異常のグループを示
   すように、前記異常値リストが各異常の影響に従って記
   憶されることを特徴とする特許請求の範囲第２２項記載
   のシミュレーション・システム。 （２５）ゲートの動作をシミュレーションするシミュレ
   ーション・システムであり、メモリ手段を含み、前記メ
   モリ手段はここに、ゲートの機能性に関するデータを含
   むゲート・プリミティブを予め記憶しており、前記デー
   タは判定ツリー・データ構造で記憶されていることを特
   徴とするシミュレーション・システム。 （２６）特許請求の範囲第２５項記載でかつ特許請求の
   範囲第１項から第２４項の任意の項記載のシミュレーシ
   ョン・システム。 （２７）ゲートの動作をシミュレーションするシミュレ
   ーション・システムであり、メモリ手段を含み、前記メ
   モリ手段は前記ゲートの異なる動作状態に応じて記憶さ
   れるデータを含むゲート・プリミティブを記憶している
   ことを特徴とするシミュレーション・システム。 （２８）特許請求の範囲第２７項記載でかつ特許請求の
   範囲第１項から第２６項の任意の項記載のシミュレーシ
   ョン・システム。 （２９）ゲートの機能性、入出力伝送遅延、およびタイ
   ミング・チェックに関するデータを含む３つの要素のあ
   るゲート・プリミティブを形成する、ゲート動作のシミ
   ュレーション方法。 （３０）前記プリミティブの機能性要素の形成に真偽表
   データ構造から判定ツリー・データ構造への変換を含む
   ことを特徴とする特許請求の範囲第２９項記載の方法。 （３１）前記変換が前記真偽表の列を順に処理すること
   により実行されることを特徴とする特許請求の範囲第３
   ０項記載の方法。 （３２）前記ゲートの機能性に関するデータに前記ゲー
   トに対する各入力順序を識別するデータを含めるステッ
   プをさらに備えることを特徴とする特許請求の範囲第２
   ９項記載の方法。 （３３）前記ゲートの機能性に関するデータに前記ゲー
   トに与えられるクロック・パルスの各入力順序を識別す
   るデータを含めるステップをさらに備えることを特徴と
   する特許請求の範囲第２９項記載の方法。 （３４）前記プリミティブの機能要素に特定の順序でイ
   ベントが発生したとき実行する処理機能を識別するデー
   タを含めるステップをさらに備えることを特徴とする特
   許請求の範囲第２９項記載の方法。 （３５）前記判定ツリー・データ構造の上部近辺の頻繁
   に変化しないゲート入力に関するデータおよび判定ツリ
   ー・データ構造の底部近辺の頻繁に変化するデータで前
   記判定ツリー・データ構造をならべ換えるステップをさ
   らに備えることを特徴とする特許請求の範囲第３０項記
   載の方法。 （３６）論理値１、０、および不定を示す値である３値
   トライノードを使用した判定ツリー・データ構造を形成
   するステップをさらに備えることを特徴とする特許請求
   の範囲第２９項記載の方法。 （３７）前記ゲートへの各々の入力を示すレベルで前記
   判定ツリー・データ構造を形成するステップをさらに備
   えることを特徴とする特許請求の範囲第３０項記載の方
   法。 （３８）前記ゲートの真偽表の各列が判定ツリー・デー
   タ構造下の独自のパスにより示されるように、前記判定
   ツリー・データ構造を形成するステップをさらに備える
   ことを特徴とする特許請求の範囲第３０項記載の方法。 （３９）前記判定ツリー・データ構造の各分岐が各々の
   出力値を示すデータにより終了するように、前記判定ツ
   リー・データ構造を形成するステップをさらに備えるこ
   とを特徴とする特許請求の範囲第３０項記載の方法。 （４０）前記ゲートの異なる動作状態に応じて前記プリ
   ミティブの機能性要素にデータを記憶するステップをさ
   らに備えることを特徴とする特許請求の範囲第２９項記
   載の方法。（４１）前記ゲートの異なる動作状態に応じ
   て前記プリミティブの伝送遅延要素にデータを記憶する
   ステップをさらに備えることを特徴とする特許請求の範
   囲第２９項記載の方法。 （４２）前記ゲートの異なる動作状態に応じて前記プリ
   ミティブのタイミング・チェック要素にデータを記憶す
   るステップをさらに備えることを特徴とする特許請求の
   範囲第２９項記載の方法。 （４３）「ｓａｍｅ」関数を適用することにより、複数
   の入力値の１つが不定のとき、出力値を与えるデータを
   発生し記憶するステップをさらに備えることを特徴とす
   る特許請求の範囲第２９項記載の方法。 （４４）前記ゲートのバッファで保持しない出力の影響
   をシミュレーションするために乗算係数を入出力伝送遅
   延データに適用するステップをさらに備えることを特徴
   とする特許請求の範囲第４３項記載の方法。 （４５）前記ゲートの出力時に複数の静電容量の影響を
   シミュレーションするために複数の乗算係数の合計を入
   出力伝送遅延データに適用するステップをさらに備える
   ことを特徴とする特許請求の範囲第４４項記載の方法。 （４６）前記ゲートの状態の変化に応じて異なる乗算係
   数を適用するステップをさらに備えることを特徴とする
   特許請求の範囲第４４項記載の方法。 （４７）各々の入力信号の立上りとそれぞれ隣接するク
   ロック・パルスの立上りの時間差に関する前記タイミン
   グ・チェック・データをコード化するステップをさらに
   備えることを特徴とする特許請求の範囲第２９項記載の
   方法。 （４８）前記タイミング・チェック・データに前記ゲー
   トの動作が正常に行われるときの最大値と最小値を前記
   タイミング・チェック・データに含めるステップをさら
   に備えることを特徴とする特許請求の範囲第４７項記載
   の方法。 （４９）前記タイミング・チェック・データに、これが
   変化するときの条件を識別するデータを含めるステップ
   をさらに備えることを特徴とする特許請求の範囲第２９
   項記載の方法。 （５０）タイミング・チェック・データに指定のタイミ
   ング・チェックが行われないとき出力される警告メッセ
   ージを含めるステップをさらに備えることを特徴とする
   特許請求の範囲第２９項記載の方法。 （５１）前記シミュレーションを実行するとき、各タイ
   ミング・チェックをオンまたはオフに切換えるステップ
   をさらに備えることを特徴とする特許請求の範囲第２９
   項記載の方法。 （５２）異常シミュレーションを実行するために、前記
   プリミティブに入力異常に関するデータを含めるステッ
   プをさらに備えることを特徴とする特許請求の範囲第２
   ９項記載の方法。 （５３）前記ゲートの少なくとも１つの入力に与える少
   なくとも１つの異常値リストの形態で入力異常に関する
   データを供給するステップをさらに備えることを特徴と
   する特許請求の範囲第５２項記載の方法。 （５４）少なくとも１つの異常値が異常グループを示す
   ように、各異常の影響に応じて異常値リストを判定する
   ステップをさらに備えることを特徴とする特許請求の範
   囲第５３項記載の方法。 （５５）ゲートの機能性に関するデータを含むゲート・
   プリミティブを予め記憶しているメモリ手段を含むステ
   ップを備え、前記データは判定ツリー・データ構造で記
   憶されることを特徴とする、ゲート動作のシミュレーシ
   ョン方法。 （５６）特許請求の範囲第５５項記載でかつ特許請求の
   範囲第２９項から第５４項の任意の項記載の方法。 （５７）ゲート異なる動作状態に応じて記憶されるデー
   タを含むゲート・プリミティブを予め記憶しているメモ
   リ手段を含むステップを備えることを特徴とするゲート
   動作のシミュレーション方法。 （５８）特許請求の範囲第５７項記載でかつ特許請求の
   範囲第２９項から第５６項の任意の項記載の方法。