JPH04262276A - 標準テストポートｉｃチップを制御コンピューターに接続するテストドライバ - Google Patents

標準テストポートｉｃチップを制御コンピューターに接続するテストドライバ

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JPH04262276A
JPH04262276A JP3216619A JP21661991A JPH04262276A JP H04262276 A JPH04262276 A JP H04262276A JP 3216619 A JP3216619 A JP 3216619A JP 21661991 A JP21661991 A JP 21661991A JP H04262276 A JPH04262276 A JP H04262276A
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test
control
tap
pin
control computer
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JP3216619A
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ウィルトン　アール．　チリズ
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
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    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的に集積回路（ＩＣ
）チップの検査に関し、とくに標準テストアーキテクチ
ャおよび標準通信プロトコルを備えたＩＣチップにコン
ピューターを接続するためのテストドライバに関する。
【０００２】
【従来の技術】すべてのＩＣチップについてテストアー
キテクチャおよびプロトコルを標準化する点に関して最
近の工業界の関心が高まった結果、「ＩＥＥＥ標準テス
トアクセスポートおよび境界スキャンアーキテクチャ」
と題する電気電子工学会の標準１１４９．１−１９９０
が採用される（１９９０年２月１５日）に至った。この
同標準をここに参考として引用する。この標準に合致す
るＩＣチップはテストアクセスポート（ＴＡＰ）および
テストアクセスポート制御器（ＴＡＰＣ）を有する。こ
の標準はＴＡＰ経由のＩＣチップとテストドライバとの
間に起こる通信の態様を正確に確定する。それゆえ工業
界が広くこの標準に従うことにより、テストに関する限
り異なる製造業者が提供するＩＣチップの間の互換性が
得られる。
【０００３】
【発明が解決しようとする課題】従って本発明は標準テ
ストポートＩＣチップと通信するためのテストドライバ
を与えることを課題とする。
【０００４】本発明の別の課題はハードウェア効率の高
い構成を持つそのようなテストドライバを与えることで
ある。
【０００５】本発明のさらに別の課題はソフトウェア効
率の高い構成を持つそのようなテストドライバを与える
ことである。
【０００６】本発明のさらに別の課題は前記ＩＥＥＥ標
準に合致するＩＣチップを利用して上記諸目的に叶う手
段を与えることである。
【０００７】
【課題を解決するための手段】一般的に言うと、本発明
は、少なくともテストモード選択ピン（ＴＭＳ）付きの
標準テストアクセスポート（ＴＡＰ）と標準テストアク
セスポート制御器（ＴＡＰＣ）を備えた検査中の集積回
路（ＩＣ）チップに制御コンピューターを接続するテス
トドライバであって、該制御コンピューターと、該制御
コンピューターから当初受信したテストデータを入出力
するための該ＴＡＰテストデータ入力ピン（ＴＤＩ）お
よびテストデータ出力ピン（ＴＤＯ）とに接続されたデ
ータレジスタと、該制御コンピューターに接続されたラ
ップアラウンド制御レジスタにして、該制御コンピュー
ターから受信する制御情報を格納するため第一の端の段
において該ＴＭＳピンに接続され、該第一端の段と反対
の端の段において各シフト毎に該情報を循環させるため
該第一端段以外の段に接続されており、それゆえ以前に
負荷された制御情報がシフトサイクル完了後に回復され
るようにされたラップアラウンド制御レジスタとを含む
テストドライバを与える。
【０００８】本発明はまた、少なくともテストモード選
択ピン（ＴＭＳ）付きの標準テストアクセスポート（Ｔ
ＡＰ）と標準テストアクセスポート制御器（ＴＡＰＣ）
を備えた検査中の集積回路（ＩＣ）チップに制御コンピ
ューターを接続するテストドライブ方法であって、該制
御コンピューターと、該ＴＡＰのテストデータ入力ピン
（ＴＤＩ）およびテストデータ出力ピン（ＴＤＯ）とに
結合されたデータレジスタによって、該制御コンピュー
ターから当初受けたテストデータを該ＴＡＰ、ＴＤＯピ
ンを介して入出力するステップと、第一の端の段におい
て該ＴＭＳピンに結合されると共に該第一端段と反対の
第二の端の段において該第一端段以外の段に結合された
ラップアラウンド制御レジスタ内に該制御コンピュータ
ーから受けた制御情報を格納するステップと、該情報を
各シフトごとに循環することにより、前に負荷された制
御情報がシフトサイクルの完了後に回復されるようにさ
れたステップとを含むテストドライブ方法を与える。
【０００９】本発明の詳細は添付の図面と以下の説明か
ら明かとなろう。
【００１０】
【実施例】本発明は主として良く知られたコンピュータ
ー回路およびデバイスに関する新規な構成を持つ組み合
わせであって、特定の回路の詳細な構成ではないので、
当業者に良く知られた回路およびデバイスの構成、制御
装置および配列は直ちに理解されるブロック線図および
略線図で示す。これらの図は本発明に関わる特定の詳細
のみを示す。これは本説明において当業者に明白な詳細
を述べることによって却って本開示事項が不明瞭となる
ことがないようにするためである。また本発明にとって
重要である部分を強調するため、これらシステムのいろ
いろの部分を適当に整理統合し簡単化してある。
【００１１】図１において前記ＩＥＥＥ標準に従うＩＣ
チップ１０２がテストアクセスポート（ＴＡＰ）ライン
１０８−１１４を介してテストドライバ１０４に接続さ
れている。このテストドライバ１０４はまた制御コンピ
ューター１０６にも接続されている。前記標準によれば
、ＩＣチップ１０２はＴＡＰ制御器（図示してなし）を
有し、そのＴＡＰは次の名称の４個のピンからなってい
る：テストデータ・イン（ＴＤＩ）１０８；　　テスト
データ・アウト（ＴＤＯ）１１０；　　テストモード選
択（ＴＭＳ）１１２；　　およびテストクロック（ＴＣ
Ｋ）１１４。
【００１２】ＩＣチップ１０２と（ＴＡＰを介して）テ
ストドライバ１０４との間のすべての通信は前記標準に
より明確に規定されている。ＴＤＩおよびＴＤＯピンは
ＩＣチップ１０２の実際のテスト期間中に使用されるテ
ストデータを送受信する。ＴＭＳピン１１２はＴＡＰＣ
の状態を決定する一連のビットを受信する。ＴＡＰＣの
この状態決定装置は図３および図４に示されており、以
下に詳述する。これまでの説明は標準的な点に関するも
のであって本発明のテストドライバに特有の点に触れて
いない。
【００１３】図２を見ると、ＩＣチップ１０２で利用さ
れるべきテストデータはすべて制御コンピューター１０
６からバス２０４を介してパラレルロードシフトレジス
タすなわちデータレジスタ２０２に導入される。「ロー
ド（負荷）」若しくは「シフト」信号はライン２４０上
のデータレジスタ２０２により受信されてデータレジス
タ２０２が制御コンピューター１０６からデータの負荷
を受けるか、あるいはＴＤＩピン１０８にデータをシフ
トする（すなわち出力する）かを決定する。クロック信
号がライン２３８に受信され、データレジスタ２０２の
動作のタイミングを制御する。このデータレジスタ２０
２はまたＴＤＯピンを介してＴＡＰＣからデータを受信
する。このデータはバス２０４を介して制御コンピュー
ター１０６が読み取り利用することができる。
【００１４】もう一つのパラレルロードシフトレジスタ
２３０は段２０６−２２８を有し、制御レジスタとして
働く。制御レジスタ２３０はバス２０４を介して制御コ
ンピューター１０６が受信した制御ワードを負荷される
。制御レジスタ２３０の最後の段２２８はライン２２９
を介してＴＭＳピン１１２を駆動する。好ましい実施例
では制御レジスタの段数はデータレジスタ２０２の段数
よりも３だけ多い。各クロックパルスの後、制御レジス
タ２３０内のワードは図の右方に一段シフトされる。
【００１５】制御カウンタ２３２はカウントダウン型で
、制御レジスタの段数より１少ない数がライン２３４を
介して制御コンピューター１０６により負荷される。 各クロックパルスの後、制御カウンタはバス２０４を介
して制御レジスタ２３０にシフト信号を送り、制御レジ
スタ２３０にその内容を右に一段シフトさせ、その数を
１減少させる。制御カウンタ２３２がゼロに達すると「
シフト」信号を送るのを止める。
【００１６】テストドライバ１０４の動作は以下の通り
である。ＴＡＰＣはその前の制御シーケンスに続いて「
休止」状態になる。（図３、４の状態線図を参照された
い）。テストドライバ１０４のＴＡＰ状態決定装置２３
６はＴＡＰＣの状態決定装置（ＴＡＰＣ）と鏡像的にな
っているがこれはデータレジスタ２０２の動作をＩＣチ
ップ１０２のテスト動作と同期させるためである。ＴＡ
Ｐ状態決定装置２３６はライン２４０を介してデータレ
ジスタ２０２に「負荷」信号を送る。このデータレジス
タ２０２は、データレジスタ２０２にテストデータを負
荷させることを制御コンピューター１０６に行なわせる
。現在の一般的技法として、制御コンピューター１０６
から与えられる制御ワードをパラレルロード方式でこの
制御レジスタに負荷できる。また制御カウンタ２３２は
制御レジスタの段数と同じ数を負荷される。
【００１７】制御カウンタ２３２は次いで「シフト」信
号を制御レジスタ２３０に送り、このレジスタに段２２
６の一番右のビットを段２２８へシフトさせると共に、
段２２８にシフトされたビットを段２２６から第一段２
０６へも送り出す。次いでＴＡＰＣおよびＴＡＰ状態決
定装置２３６は図４に示す順序にしたがって手順を前進
させる。状態線図の適当な場所でデータレジスタ２０２
はテストしているＩＣチップ内でテストデータを循環す
べくシフトする。ＴＡＰＣおよびＴＡＰ状態決定装置２
３６は制御コンピューター１０６によって導入される制
御パターンに従う。制御レジスタ２３０は元の制御ワー
ドが回復されるまでシフト手順およびラップアラウンド
（循環）手順を続行する。該制御ワードが回復されたと
き、制御カウンタ２３２のゼロ状態が制御レジスタ２３
０にシフトを停止させる。
【００１８】ＴＡＰＣおよびＴＡＰ状態決定装置２３６
は「休止」状態に戻される。この状態ではこれら装置は
２２８内のビットによりその状態に維持される。制御コ
ンピューター１０６はこの時間内にデータレジスタ２０
２からデータを読み取り、またはデータレジスタ２０２
へデータを書き込む。また制御コンピューター１０６は
この時刻に２３０内に格納された制御ワードパターンを
変更することができる。しかし、次のシーケンス内で制
御ワードが同一に留まるときは、制御コンピューター１
０６による制御ワードを再度導入する必要性を無くすこ
とにより、経済性を担保することができる。これは制御
レジスタ２３０が持つラップアラウンドの性格による。
【００１９】図４の状態決定装置部分図から了解される
ように、データレジスタ２０２内に格納されたデータビ
ットすべてをシフトするに必要なクロックパルスの数は
、当該レジスタ内の段数（１クロックパルスは１シフト
に対応する）と、状態決定装置を「休止」状態から「出
口（２）」状態まで、および「シフト」状態まで変化さ
せ、その後「出口（１）」状態経由で「休止」状態まで
戻らせるに必要な３クロックパルス数とを加えた数に等
しい。従って２３０内の段数はＮ＋３＋１＝Ｎ＋４であ
る。ここにＮはデータレジスタ２０２内の段数である。 余分の段は段２２８を表わすが、この段はテストデータ
が走行する間ＴＡＰＣおよびＴＡＰ状態決定装置２３６
を「休止」状態に保つために使用される。
【００２０】ここで図３および図４の状態の簡単な説明
をする。「テスト論理リセット」状態ではＩＣチップは
正常に作動しており、テスト回路は実質的にＩＣチップ
には見えない。「テスト／アイドルの作動」ステップは
内蔵している自己テストを動作させるが、このテストは
ＩＣチップ内の特別の自己テスト機能においてのみ行な
われる。「データレジスタスタ走査の選択」ステップお
よび「インストラクション走査の選択」ステップはそれ
ぞれ走査すべきデータレジスタとインストラクションレ
ジスタとを選択するものである。「データレジスタの選
択」ステップは当該選択されたデータレジスタを「シフ
ト」モードにする。「走査インストラクションレジスタ
の選択」ステップは、とりわけ、いかなるデータレジス
タを使用すべきか、そしてテストを外部的にするか内部
的にするかを決定する。
【００２１】「捕捉」状態ではテスト中のＩＣの論理状
態が境界走査レジスタ中に負荷される。「出口（１）」
および「出口（２）」は単に状態決定装置内の決定ポイ
ントに過ぎず、他の機能はない。「更新」状態はＩＣチ
ップを強制的に「ＤＲ走査の選択」状態または「テスト
／アイドルの作動」状態の何れかにする。上記のＴＡＰ
Ｃ状態決定装置およびＴＡＰ状態決定装置２３６（本発
明では両者は全く同一であることを思い起こされたい）
は、簡単に述べた。その理由はこれらの状態決定装置は
ＩＥＥＥ標準１１４９．１−１９９０に詳述されている
からである。
【図面の簡単な説明】
【図１】図１はテスト下にあるＩＣチップと制御コンピ
ューターとの間のインターフェースとなるテストドライ
バの略線図である。
【図２】図２は図１おテストドライバの詳細を表わす略
線図である。
【図３】図３はＩチップＴＡＰＣの状態線図である。
【図４】図４は図３の状態線図の「走査データレジスタ
」部分を拡大した図である。
【符号の説明】
１０２　　テストするＩＣチップ １０４　　テストドライバ １０６　　制御コンピューター ２３０　　制御レジスタ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】少なくともテストモード選択ピン（ＴＭＳ
    ）付きの標準テストアクセスポート（ＴＡＰ）と標準テ
    ストアクセスポート制御器（ＴＡＰＣ）とを備えた検査
    中の集積回路（ＩＣ）チップに制御コンピューターを接
    続するテストドライバであって、該制御コンピューター
    と該制御コンピューターから当初受信したテストデータ
    を入出力するための該ＴＡＰテストデータ入力ピン（Ｔ
    ＤＩ）およびテストデータ出力ピン（ＴＤＯ）とに接続
    されたデータレジスタと、該制御コンピューターに接続
    されたラップアラウンド制御レジスタにして、その第一
    の端の段において該制御コンピューターから受信する制
    御情報を格納するため該ＴＭＳピンに接続され、該第一
    端の段と反対の第二端の段において各シフト毎に該情報
    を循環させるため該第一端段以外の段に接続されており
    、それゆえ以前に負荷された制御情報がシフトサイクル
    完了後に回復されるようにされたラップアラウンド制御
    レジスタとを含むテストドライバ。
  2. 【請求項２】少なくともテストモード選択ピン（ＴＭＳ
    ）付きの標準テストアクセスポート（ＴＡＰ）と標準テ
    ストアクセスポート制御器（ＴＡＰＣ）を備えた検査中
    の集積回路（ＩＣ）チップに制御コンピューターを接続
    するテストドライブ方法であって、該制御コンピュータ
    ーと該ＴＡＰのテストデータ入力ピン（ＴＤＩ）および
    テストデータ出力ピン（ＴＤＯ）とに結合されたデータ
    レジスタによって、該制御コンピューターから当初受け
    たテストデータを該ＴＡＰおよびＴＤＯピンを介して入
    出力するステップと、第一の端の段において該ＴＭＳピ
    ンに結合されると共に該第一端段と反対の第二端の段に
    おいて該第一端段以外の段に結合されたラップアラウン
    ド制御レジスタ内に、該制御コンピューターから受けた
    制御情報を格納するステップと、該情報を各シフトごと
    に循環することにより、前に負荷された制御情報がシフ
    トサイクルの完了後に回復されるようにされたステップ
    とを含むテストドライブ方法。
JP3216619A 1990-08-06 1991-08-02 標準テストポートｉｃチップを制御コンピューターに接続するテストドライバ Pending JPH04262276A (ja)

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US07/562,977 US5228045A (en) 1990-08-06 1990-08-06 Test driver for connecting a standard test port integrated circuit chip to a controlling computer
US562977 1995-11-27

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EP (1) EP0470770B1 (ja)
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