JPH0426248B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は同調制御回路、特にボルテージシンセ
サイザ方式の自動チユーニングシステムに取付け
る手動同調の同調制御回路に関する。

〔従来の技術〕

一般に、同調制御回路はデジタルのチユーニン
グデータでバリキヤツプに印加する電圧を制御す
るものである。

一例としてチユーニングデータが４ビツトの時
の回路構成を第３図に示す。計数回路１は４ビツ
トのバイナリーカウンタでその出力７はデコーダ
８の一方の入力に接続されデコーダ８のもう一方
の入力はデータセレクタ１０で選ばれた４ビツト
のチユーニングデータが入力される。デコーダ８
は計数回路１の出力信号７がすべて論理０でデコ
ーダ８内の第１信号Ｓが論理１となり、データセ
レクタ１０の出力信号１６と計数回路１の出力信
号７とが等しい論理レベルのとき、デコーダ８内
の第２信号Ｒは論理１となる。これら第１および
第２信号のうち、デコーダ８の中のRS−フリツ
プフロツプのセツト入力にデコーダ内第１信号Ｓ
が入力され、リセツト入力にデコーダ内第２信号
Ｒが入力される。その結果としてのフリツプフロ
ツプの出力はデコーダ出力信号１２のタイミング
になる。

第４図はデータセレクタ１０の出力信号１６の
論理が“0110”のタイミングの波形を表わしてい
る。この図および上述の説明から解るように、計
数回路１の出力のすべてが“０”のときに第１信
号Ｓが発生し、信号７および１６の論理レベルが
一致したとき信号Ｒが発生し、デコーダ出力信号
１２が得られる。

デコーダ出力信号１２は積分器を通してアナロ
グ電圧に変換され、チユーニング電圧としてバリ
キヤツプに接続される。

データセレクタ１０は自動チユーニングデータ
９とマニアルチユーニングデータ２４を選択する
ものである。マニユアルチユーニングデータは可
変抵抗器２３を用いて任意にチユーニング電圧を
調整するもので、４ビツトのチユーニングデータ
の場合４ビツトのＡ／Ｄ変換器２２を用いる。可
変抵抗２３はＡ／Ｄ変換器２２の入力電圧を調整
しチユーニングデータを変えるものである。

〔発明が解決しようとする問題点〕

上述した従来の同調制御回路は、手動でチユー
ニング電圧を調整する場合、計数回路１の出力と
同じビツト数のＡ／Ｄ変換器２２が必要となる
が、一般にＡ／Ｄ変換器の構成は回路規模が大き
いし、出力信号のビツト数が多くなると変換時間
が増大し、応答速度が悪くなるという欠点があ
る。

〔問題点を解決するための手段〕

本発明による同調制御回路は、複数ビツトの計
数データを発生する計数回路と、この計数回路の
出力データを保持する記憶回路と、時定数を可変
し得る時定数回路と、この時定数回路の出力電圧
を所定の電圧と比較して比較信号を発生する回路
と、計数回路の出力信号と記憶回路の出力信号と
で制御されたパルス幅の信号を出力する回路と、
この回路の出力信号を積分する積分回路とを有し
ている。

このようにすることにより規模の大きなＡ／Ｄ
変換器の必要がなくなるばかりでなく変換速度も
速くなり、従来の問題点は解決される。

〔実施例〕

次に、本発明について図面を参照して説明す
る。

第１図は本発明の一実施例の構成図である。計
数回路１は２段以上のバイナリーフリツプフロツ
プ（以下BFFと称す）で構成され、記憶回路６
は２段以上のラツチ回路で構成される。計数回路
１の各段のBFFの出力は記憶回路６の入力に接
続する。データセレクタ１０は２組以上の信号の
切換を行うもので、データセレクタ１０の一方の
入力には記憶回路６の出力を接続し、データセレ
クタ１０の他方の入力は自動チユーニングデータ
９が接続される。デコーダ８は２組の入力があ
り、一方の入力に計数回路１の出力が接続され、
他方の入力はデータセレクタ１０は出力１６が接
続される。デコーダ８はRSフリツプフロツプと
論理回路で構成され、RSフリツプフロツプは計
数回路１の出力信号７がすべて論理０でセツトさ
れ、データセレクタ１０の出力信号１６と計数回
路１の出力信号７の各々対応するビツトが等しい
ときリセツトされる。したがつて、計数回路１の
出力信号７に対するデコーダ８の出力信号１２
は、セレクタ１０の出力が“0110”のとき第４図
と同等になる。デコーダ８の出力は積分器１３の
入力に接続される。積分器１３は入力信号を積分
してアナログ電圧を出力するものでその出力はチ
ユーニング回路のバリキヤツプに接続され同調制
御を行う。

スイツチ３、抵抗５、コンデンサ４およびしき
い値検出回路１７はマニユアル微同調回路を構成
する。スイツチ素子３は計数回路１の出力がすべ
て論理０のときのみ導通し、コンデンサ４を一定
の電位まで充電する。スイツチ素子３がオフ状態
になるとコンデンサ４は放電する。コンデンサ４
の放電時間は可変抵抗器５の値で変わる。可変抵
抗器５はマニユアルによるチユーニングを行なう
ためのものである。しきい値検出回路１７はコン
デンサ４の電位を検出し、その電位が所定レベル
に達つした時点でスロツトパルスを出力する。し
きい値検出回路１７からのスロツトパルスは記憶
回路６の制御入力に接続され、そのタイミングで
記憶回路６は計数回路１からのデータを記憶す
る。

マニユアルチユーニング動作について、第２図
も参照しながら詳述しよう。マニユアルチユーニ
ング時では、セレクタ１０は記憶回路６の出力を
選択している。計数回路１の計数値がすべて
“０”のとき、前述のように、デコーダ８の信号
Ｓが発生してデコーダ出力信号にはハイレベルと
なる。また、スイツチ３はオン状態となり、コン
デンサ４はほぼV_DDレベルまで充電される。計数
回路１の計数値が一つでも進むと、スイツチ３は
オフ状態となり、コンデンサ４の電荷は抵抗５を
介して放電される。この放電時定数が抵抗５によ
り変更できることはすでに述べた。コンデンサ４
の電位が回路１７の闘値に達するとスロツトパル
スが発生され記憶回路６はこの時点での計数回路
１のデータを取り込み、セレクタ１０を介してデ
コーダ８に供給する。このとき、デコーダ８への
二つの入力７および１６のデータが互いに一致し
ていることは当然である。したがつて、デコーダ
８内で信号Ｒが発生し、出力信号１２はロウレベ
ルに反転する。すなわち、抵抗５のマニユアル調
整により信号１２のハイレベル期間が制御され、
マニユアルチユーニングが行なえ得る。

〔発明の効果〕

以上の説明で明らかな如く、本発明の同調制御
回路によれば、従来の同調制御回路と比べると、
Ａ／Ｄ変換器が必要ないので、回路規模は小さく
なり、変換速度は速くなる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は第１図のタイミングチヤート図、第３図
は従来の同調制御回路の図で、第４図は第３図の
タイミングチヤート図である。 １……計数回路、２……スイツチ素子制御信
号、３……スイツチ素子、４……コンデンサ、５
……可変抵抗器、６……記憶回路、７……計数回
路出力信号、８……デコーダ、９……自動チユー
ニングデータ、１０……データセレクタ、１２…
…デコーダ出力、１３……積分器、１４……チユ
ーニング出力、１６……データセレクタ出力信
号、２２……Ａ／Ｄ変換器、２３……可変抵抗
器、２４……マニユアルチユーニングデータ。

Claims (1)

【特許請求の範囲】
1. １ 計数回路の計数値とチユーニングデータに基
   づき前記計数値が所定値から前記チユーニングデ
   ータによつて示される値に達するまでの時間に応
   じた電圧をチユーニング電圧として発生する回路
   手段を有する同調制御回路において、前記計数回
   路の計数値が前記所定値の時に充電され、当該充
   電電圧からチユーニング動作に応じて設定される
   時定数をもつて放電を行なう時定数回路と、前記
   時定数回路の放電電圧が所定電圧となつたことを
   検出し検出信号を発生する検出回路と、前記検出
   信号が発生した時の前記計数回路の計数値を前記
   チユーニングデータとして前記回路手段に供給す
   る手段とを設けたことを特徴とする同調制御回
   路。