JPH023331B2 - - Google Patents
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- JPH023331B2 JPH023331B2 JP20978281A JP20978281A JPH023331B2 JP H023331 B2 JPH023331 B2 JP H023331B2 JP 20978281 A JP20978281 A JP 20978281A JP 20978281 A JP20978281 A JP 20978281A JP H023331 B2 JPH023331 B2 JP H023331B2
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- Japan
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- voltage
- significant bit
- capacitor
- capacitors
- capacitance
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は容量分圧回路に関し、例えばＤ／Ａ変
換器に用いられ、分圧出力電圧の単調増加性を改
善した容量分圧回路に関する。
換器に用いられ、分圧出力電圧の単調増加性を改
善した容量分圧回路に関する。
(2) 技術の背景
一般に、Ｄ／Ａ変換器においては入力デイジタ
ル信号値に対する出力アナログ電圧の直線性が良
好であること、および入力デイジタル信号値の増
加に対する出力アナログ電圧の単調増加性が保証
されていることが重要である。特に、オーデイオ
信号あるいはビデオ信号を取扱うＤ／Ａ変換器お
よびＤ／Ａ変換器を用いたＤ／Ａ変換器において
は被変換信号波形の相似性を保つために少なくと
も単調増加性が保証されていることが要求され
る。
ル信号値に対する出力アナログ電圧の直線性が良
好であること、および入力デイジタル信号値の増
加に対する出力アナログ電圧の単調増加性が保証
されていることが重要である。特に、オーデイオ
信号あるいはビデオ信号を取扱うＤ／Ａ変換器お
よびＤ／Ａ変換器を用いたＤ／Ａ変換器において
は被変換信号波形の相似性を保つために少なくと
も単調増加性が保証されていることが要求され
る。
(3) 従来技術と問題点
従来、容量を用いた容量分圧回路においては２
のべき乗に従つて重みづけされた複数の容量を入
力デイジタル信号に応じて選択的に基準電圧に接
続し、容量比に応じた分圧比を得ている。この場
合、２のべき乗の重みづけは各容量値に応じた面
積の容量を構成する方法と最小容量に等しい単位
容量の並列接続によつて実現する方法とがある
が、前者の方法は容量パターンのプロセス依存性
が大きいため現在ではほとんど採用されていな
い。後者の方法について考察すると、この方法に
おいても個々の単位容量の誤差により重みづけの
重い容量で誤差が大きくなる。例えば、６ビツト
の場合、26＝64個の容量は単位容量をC0とすると
32C0，16C0，8C0，4C0，2C0，C0，C0と分割され
重みづけられる。この場合、容量が31C0（＝16C0
＋8C0＋4C0＋2C0＋C0）から32C0に変化するとき
に基準電圧に接続される容量がすべて変化するた
め最も誤差が大きくなる。ここで特に問題となる
のは単調増加性である。すなわち、全容量の和を
CTとすると CT＝32C0＋16C0＋8C0＋4C0 ＋2C0＋C0＋C0 …(1) であり、さらにCTの誤差はゼロと考えると ΔC0＋ΔC1＋ΔC2＋ΔC4＋ΔC8 ＋ΔC16＋ΔC32＝０ …(2) となる。また、16C0よりC0までの誤差の累積を
ΔC31とすると、31C0を選択したときの誤差は
ΔC31となる。さらに、 CT＝32C0＋31C0＋C0＝32C0＋C0 ＋（31C0＋ΔC31）−ΔC31 …(3) であるから32C0を選択した場合の誤差C0の誤差
と−ΔC31の和になる。したがつて、31C0から
32C0に変化した時の誤差はC0の誤差ΔC0を無視す
ると2ΔC31の大きさになる。もしΔC31＞（1/2）C0
であれば 31C0＋ΔC31＞31C0＋（1/2）C0＝31.5C0 32C0−ΔC31＜31.5C0 となり電圧値が反転する。これを単調増加性が満
たされていないという。すなわち、このような分
圧回路においては上述ビツトの大きな容量を切換
える場合に単調増加性がくずれやすい欠点があ
る。
のべき乗に従つて重みづけされた複数の容量を入
力デイジタル信号に応じて選択的に基準電圧に接
続し、容量比に応じた分圧比を得ている。この場
合、２のべき乗の重みづけは各容量値に応じた面
積の容量を構成する方法と最小容量に等しい単位
容量の並列接続によつて実現する方法とがある
が、前者の方法は容量パターンのプロセス依存性
が大きいため現在ではほとんど採用されていな
い。後者の方法について考察すると、この方法に
おいても個々の単位容量の誤差により重みづけの
重い容量で誤差が大きくなる。例えば、６ビツト
の場合、26＝64個の容量は単位容量をC0とすると
32C0，16C0，8C0，4C0，2C0，C0，C0と分割され
重みづけられる。この場合、容量が31C0（＝16C0
＋8C0＋4C0＋2C0＋C0）から32C0に変化するとき
に基準電圧に接続される容量がすべて変化するた
め最も誤差が大きくなる。ここで特に問題となる
のは単調増加性である。すなわち、全容量の和を
CTとすると CT＝32C0＋16C0＋8C0＋4C0 ＋2C0＋C0＋C0 …(1) であり、さらにCTの誤差はゼロと考えると ΔC0＋ΔC1＋ΔC2＋ΔC4＋ΔC8 ＋ΔC16＋ΔC32＝０ …(2) となる。また、16C0よりC0までの誤差の累積を
ΔC31とすると、31C0を選択したときの誤差は
ΔC31となる。さらに、 CT＝32C0＋31C0＋C0＝32C0＋C0 ＋（31C0＋ΔC31）−ΔC31 …(3) であるから32C0を選択した場合の誤差C0の誤差
と−ΔC31の和になる。したがつて、31C0から
32C0に変化した時の誤差はC0の誤差ΔC0を無視す
ると2ΔC31の大きさになる。もしΔC31＞（1/2）C0
であれば 31C0＋ΔC31＞31C0＋（1/2）C0＝31.5C0 32C0−ΔC31＜31.5C0 となり電圧値が反転する。これを単調増加性が満
たされていないという。すなわち、このような分
圧回路においては上述ビツトの大きな容量を切換
える場合に単調増加性がくずれやすい欠点があ
る。
次に、第１図の具体例を用いて説明する。第１
図は、従来形の分圧回路であつて、第１の電圧
V1と第２の電圧V2の間の電圧を容量によつて分
圧して出力電圧V0を得るものである。SW1ない
しSW6は切換スイツチであつて、それぞれ入力デ
イジタル信号の第１ビツトないし第６ビツトの値
に応じて重みづけされた容量C0，2C0，4C0，
8C0，16C0，32C0の１端を電圧V1またはV2に切
換接続するものである。トランジスタTDは各容
量C0ないし32C0を分圧動作に先だち所定電位に
充電しておくためのもので、各スイツチSW1ない
しSW4をすべて例えば電圧V2側に接続しかつ電
圧Ｖを例えばV1としておきクロツクCLKによつ
て短時間だけオンとされる。したがつて、第１図
の回路は６ビツトの入力デイジタル信号を対応す
るアナログ信号に変換するＤ／Ａ変換器として動
作する。
図は、従来形の分圧回路であつて、第１の電圧
V1と第２の電圧V2の間の電圧を容量によつて分
圧して出力電圧V0を得るものである。SW1ない
しSW6は切換スイツチであつて、それぞれ入力デ
イジタル信号の第１ビツトないし第６ビツトの値
に応じて重みづけされた容量C0，2C0，4C0，
8C0，16C0，32C0の１端を電圧V1またはV2に切
換接続するものである。トランジスタTDは各容
量C0ないし32C0を分圧動作に先だち所定電位に
充電しておくためのもので、各スイツチSW1ない
しSW4をすべて例えば電圧V2側に接続しかつ電
圧Ｖを例えばV1としておきクロツクCLKによつ
て短時間だけオンとされる。したがつて、第１図
の回路は６ビツトの入力デイジタル信号を対応す
るアナログ信号に変換するＤ／Ａ変換器として動
作する。
第１図の回路において、単位容量C0の平均値
を0とすると 31C0＝310＋ΔC1＋ΔC2＋ΔC4 ＋ΔC8＋ΔC16 …(4) 32C0＝320＋ΔC32 …(5) であるから、これらの式から、入力デイジタル信
号が“011111”より“100000”に変化した場合の
容量変化分は 32C0−31C0＝0＋ΔC32−（ΔC1 ＋ΔC2＋ΔC4＋ΔC8＋ΔC16） …(6) となり、前述の(2)式を用いると 32C0−31C0＝0−ΔC0−２（ΔC1 ＋ΔC2＋ΔC4＋ΔC8＋ΔC16） …(7) となる。このとき、(7)式の第２項以のΔC0＋２
（ΔC1＋ΔC2＋ΔC4＋ΔC8＋ΔC16）が0より大き
ければ単調増性が満されなくなる。
を0とすると 31C0＝310＋ΔC1＋ΔC2＋ΔC4 ＋ΔC8＋ΔC16 …(4) 32C0＝320＋ΔC32 …(5) であるから、これらの式から、入力デイジタル信
号が“011111”より“100000”に変化した場合の
容量変化分は 32C0−31C0＝0＋ΔC32−（ΔC1 ＋ΔC2＋ΔC4＋ΔC8＋ΔC16） …(6) となり、前述の(2)式を用いると 32C0−31C0＝0−ΔC0−２（ΔC1 ＋ΔC2＋ΔC4＋ΔC8＋ΔC16） …(7) となる。このとき、(7)式の第２項以のΔC0＋２
（ΔC1＋ΔC2＋ΔC4＋ΔC8＋ΔC16）が0より大き
ければ単調増性が満されなくなる。
また、入力デイジタル信号が“001111”から
“010000”に変化した場合は 16C0−15C0＝0＋ΔC16 −（ΔC1＋ΔC2＋ΔC4＋ΔC8） …(8) となり、前述の(6)式における変化量の誤差よりは
使用される単位容量数が少ないため累積する誤差
も一般的には小さくなるものと考えられる。すな
わち、上位ビツトの切換えの場合の方がより素子
誤差の影響を受けやすい。
“010000”に変化した場合は 16C0−15C0＝0＋ΔC16 −（ΔC1＋ΔC2＋ΔC4＋ΔC8） …(8) となり、前述の(6)式における変化量の誤差よりは
使用される単位容量数が少ないため累積する誤差
も一般的には小さくなるものと考えられる。すな
わち、上位ビツトの切換えの場合の方がより素子
誤差の影響を受けやすい。
したがつて、前記従来形においては、特に上位
ビツトの容量が切換えられるときに単調増加性が
くずれやすいという不都合があつた。
ビツトの容量が切換えられるときに単調増加性が
くずれやすいという不都合があつた。
(4) 発明の目的
本発明の目的は、前述の従来形における問題点
にかんがみ、分圧回路において、上位ビツトに対
応する重みづけの容量を複数の容量に分割すると
いう構想にもとずき、重みづけられた容量の誤差
によつて単調増性がくずれることを防止し、素子
誤差の影響を受けることなく分解能を向上させる
ことにある。
にかんがみ、分圧回路において、上位ビツトに対
応する重みづけの容量を複数の容量に分割すると
いう構想にもとずき、重みづけられた容量の誤差
によつて単調増性がくずれることを防止し、素子
誤差の影響を受けることなく分解能を向上させる
ことにある。
(5) 発明の構成
本発明によれば、２のべき乗に重みづけされた
容量値を有する複数の容量と各容量に接続された
スイツチを有し、入力デイジタル信号に応じた該
スイツチによつて各容量を選択的に第１又は第２
の電圧端子に接続し、電荷再分布則によつて第１
および第２の電圧端子間の電圧を分圧する容量分
圧回路において、前記複数の容量の内、少なくと
も最上位ビツトに対応する容量は相等しい容量値
を有する２個の部分容量で構成され、該２個の部
分容量を前記スイツチにより第１または第２の電
圧端子に接続するようにし、前記入力デイジタル
信号が最上位ビツトのみ“０”の状態から最上位
ビツトのみ“１”の状態に切り替えるときに、最
上位ビツトに対して重みづけされた容量値は、最
上位ビツトに対応する２個の部分容量のうちの１
つの容量のうちの１つの容量と、前記最上位ビツ
トより１ビツト下位のビツトに対応する容量とで
合成されるように前記スイツチを制御することを
特徴とする容量分圧回路、が提供される。
容量値を有する複数の容量と各容量に接続された
スイツチを有し、入力デイジタル信号に応じた該
スイツチによつて各容量を選択的に第１又は第２
の電圧端子に接続し、電荷再分布則によつて第１
および第２の電圧端子間の電圧を分圧する容量分
圧回路において、前記複数の容量の内、少なくと
も最上位ビツトに対応する容量は相等しい容量値
を有する２個の部分容量で構成され、該２個の部
分容量を前記スイツチにより第１または第２の電
圧端子に接続するようにし、前記入力デイジタル
信号が最上位ビツトのみ“０”の状態から最上位
ビツトのみ“１”の状態に切り替えるときに、最
上位ビツトに対して重みづけされた容量値は、最
上位ビツトに対応する２個の部分容量のうちの１
つの容量のうちの１つの容量と、前記最上位ビツ
トより１ビツト下位のビツトに対応する容量とで
合成されるように前記スイツチを制御することを
特徴とする容量分圧回路、が提供される。
(6) 発明の実施例
以下図面を用いて本発明の実施例を説明する。
第２図は、本発明の１実施例に係る分圧回路を示
す。第２図においては、第１図の容量32C0が２
個の16C0の容量16C0(2)，16C0(3)に分割されてお
り、したがつて容量16C0(1)とあわせて16C0の容
量が合計３個使用され、それぞれスイツチSW7，
SW8，SW9によつて電圧V1またはV2に接続され
る。また、これらのスイツチSW7，SW8，SW9を
制御するためにオアゲートOG1およびアンドゲ
ートAG1を有するゲート回路が用いられている。
その他の点は第１図の分圧回路と同じである。
第２図は、本発明の１実施例に係る分圧回路を示
す。第２図においては、第１図の容量32C0が２
個の16C0の容量16C0(2)，16C0(3)に分割されてお
り、したがつて容量16C0(1)とあわせて16C0の容
量が合計３個使用され、それぞれスイツチSW7，
SW8，SW9によつて電圧V1またはV2に接続され
る。また、これらのスイツチSW7，SW8，SW9を
制御するためにオアゲートOG1およびアンドゲ
ートAG1を有するゲート回路が用いられている。
その他の点は第１図の分圧回路と同じである。
第２図の回路においては、例えば入力信号が
“011111”のときは容量C0，2C0，4C0，8C0，
16C0(1)が並列に電圧V1に接続されて容量31C0が
構成される。次に、入力信号が“100000”に変化
したときはスイツチSW7およびSW8に接続された
容量16C0(1)および16C0(2)が並列に電圧V1に接続
されて容量32C0が構成される。すなわち容量が
31C0から32C0に変化する場合にも容量16C0(1)が
共通に含まれているので単調増加性が改善され
る。
“011111”のときは容量C0，2C0，4C0，8C0，
16C0(1)が並列に電圧V1に接続されて容量31C0が
構成される。次に、入力信号が“100000”に変化
したときはスイツチSW7およびSW8に接続された
容量16C0(1)および16C0(2)が並列に電圧V1に接続
されて容量32C0が構成される。すなわち容量が
31C0から32C0に変化する場合にも容量16C0(1)が
共通に含まれているので単調増加性が改善され
る。
前述の従来例の場合と同様にして31C0から
32C0に変化する場合を考察すると 32C0＝16C0(1)＋16C0(2) …(9) 31C0＝C0＋2C0＋4C0＋8C0 ＋16C0(1) …(10) であるから 32C0−31C0＝0＋ΔC16(1)＋ΔC16(2)− ｛ΔC1＋ΔC2＋ΔC4＋ΔC8＋ΔC16(1)｝ ＝0＋ΔC16(2)−（ΔC1＋ΔC2＋ΔC4＋ΔC8）
…(11) となる。したがつて、前述の(8)式に示す１ビツト
下位の容量変化の場合すなわち15C0から16C0に
変化した場合の式と同じになり、容量切換による
累積誤差が小さくなる。
32C0に変化する場合を考察すると 32C0＝16C0(1)＋16C0(2) …(9) 31C0＝C0＋2C0＋4C0＋8C0 ＋16C0(1) …(10) であるから 32C0−31C0＝0＋ΔC16(1)＋ΔC16(2)− ｛ΔC1＋ΔC2＋ΔC4＋ΔC8＋ΔC16(1)｝ ＝0＋ΔC16(2)−（ΔC1＋ΔC2＋ΔC4＋ΔC8）
…(11) となる。したがつて、前述の(8)式に示す１ビツト
下位の容量変化の場合すなわち15C0から16C0に
変化した場合の式と同じになり、容量切換による
累積誤差が小さくなる。
第３図は、最上位ビツトMSBの他にさらにそ
の下位のビツトの容量をも分割したものである。
同図においては、第２図の容量C16(1)をC8(2)，C8
(3)に分割し、各容量8C0(1)ないし8C0(3)および
16C0(1)，16C0(2)をそれぞれスイツチSW10ないし
SW14で切換接続する。また、これらの各スイツ
チSW10ないしSW14はオアゲートOR2，OR3およ
びアンドゲートAG2，AG3で構成されたゲート
回路によつて制御される。第３図の構成によれば
容量切換時の誤差を第２図の構成の場合に比し、
さらに１ビツト下位の容量切換時に相当する値に
まで少なくすることができる。
の下位のビツトの容量をも分割したものである。
同図においては、第２図の容量C16(1)をC8(2)，C8
(3)に分割し、各容量8C0(1)ないし8C0(3)および
16C0(1)，16C0(2)をそれぞれスイツチSW10ないし
SW14で切換接続する。また、これらの各スイツ
チSW10ないしSW14はオアゲートOR2，OR3およ
びアンドゲートAG2，AG3で構成されたゲート
回路によつて制御される。第３図の構成によれば
容量切換時の誤差を第２図の構成の場合に比し、
さらに１ビツト下位の容量切換時に相当する値に
まで少なくすることができる。
なお、第２図および第３図の回路においてトラ
ンジスタTDは先にも述べたように充放電用スイ
ツチを形成し、所定のサンプリングクロツク
CLKによつてオンまたはオフとされる。該トラ
ンジスタTDがオンのときは出力電位V0を一定電
位V1にするとともに、入力デジタル信号をオー
ル「０」またはオール「１」等の一定値にするこ
とにより、各容量に蓄積される初期電荷を一定に
する働きをなす。アナログ信号電圧を出力してい
る期間中は該トランジスタTDはオフとされる。
また、充放電時すなわちトランジスタTDがオン
の時に入力デイジタル信号の各ビツトを次の入力
デイジタル信号に応じて変化させることにより初
期電荷を入力デジタル信号に応じた値として出力
電圧の誤差を自動的に補正するようにすることも
可能である。
ンジスタTDは先にも述べたように充放電用スイ
ツチを形成し、所定のサンプリングクロツク
CLKによつてオンまたはオフとされる。該トラ
ンジスタTDがオンのときは出力電位V0を一定電
位V1にするとともに、入力デジタル信号をオー
ル「０」またはオール「１」等の一定値にするこ
とにより、各容量に蓄積される初期電荷を一定に
する働きをなす。アナログ信号電圧を出力してい
る期間中は該トランジスタTDはオフとされる。
また、充放電時すなわちトランジスタTDがオン
の時に入力デイジタル信号の各ビツトを次の入力
デイジタル信号に応じて変化させることにより初
期電荷を入力デジタル信号に応じた値として出力
電圧の誤差を自動的に補正するようにすることも
可能である。
本発明に係る分圧回路は、Ｄ／Ａ変換器，Ａ／
Ｄ変換器あるいはスイツチドキヤパシタフイルタ
等に用いることができ、特にＤ／ＡおよびＡ／Ｄ
変換器の場合にすぐれた効果が得られる。
Ｄ変換器あるいはスイツチドキヤパシタフイルタ
等に用いることができ、特にＤ／ＡおよびＡ／Ｄ
変換器の場合にすぐれた効果が得られる。
(7) 発明の効果
本発明によれば、２のべき乗に重みづけされた
容量値を有する複数の容量と各容量に接続された
スイツチを有し、入力デイジタル信号に応じ該ス
イツチによつて各容量を選択的に第１又は第２の
電圧端子に接続し、電荷再分布則によつて第１お
よび第２の電圧端子間の電圧を分圧する容量分圧
回路において、前記複数の容量の内、少なくとも
最上位ビツトに対応する容量は相等しい容量値を
有する２個の部分容量で構成され、該２個の部分
容量を前記スイツチにより第１または第２の電圧
端子に接続するようにし、前記入力デイジタル信
号が最上位ビツトのみ“０”の状態から最上位ビ
ツトのみ“１”の状態に切り替るときに、最上位
ビツトに対して重みづけされた容量値は、最上位
ビツトに対応する２個の部分容量のうちの１つの
容量のうちの１つの容量と、前記最上位ビツトよ
り１ビツト下位のビツトに対応する容量とで合成
されるように前記スイツチを制御する容量分圧回
路、が提供される。
容量値を有する複数の容量と各容量に接続された
スイツチを有し、入力デイジタル信号に応じ該ス
イツチによつて各容量を選択的に第１又は第２の
電圧端子に接続し、電荷再分布則によつて第１お
よび第２の電圧端子間の電圧を分圧する容量分圧
回路において、前記複数の容量の内、少なくとも
最上位ビツトに対応する容量は相等しい容量値を
有する２個の部分容量で構成され、該２個の部分
容量を前記スイツチにより第１または第２の電圧
端子に接続するようにし、前記入力デイジタル信
号が最上位ビツトのみ“０”の状態から最上位ビ
ツトのみ“１”の状態に切り替るときに、最上位
ビツトに対して重みづけされた容量値は、最上位
ビツトに対応する２個の部分容量のうちの１つの
容量のうちの１つの容量と、前記最上位ビツトよ
り１ビツト下位のビツトに対応する容量とで合成
されるように前記スイツチを制御する容量分圧回
路、が提供される。
したがつて第２図図示の装置により重みづけさ
れた容量の誤差によつて単調増加性がくずれる従
来の不都合さが防止されるとともに、容量切換に
よる累積誤差が小さくなり、その結果素子誤差の
影響を受けることなく分解能を向上させることが
できるという利点が得られる。
れた容量の誤差によつて単調増加性がくずれる従
来の不都合さが防止されるとともに、容量切換に
よる累積誤差が小さくなり、その結果素子誤差の
影響を受けることなく分解能を向上させることが
できるという利点が得られる。
第１図は、従来形の容量分圧回路を示す概略的
電気回路図、そして第２図および第３図は本発明
の実施例に係る容量分圧回路を示す概略的電気回
路図である。 C0，2C0，4C0，8C0，16C0，32C0…容量、
SW1，SW2，…SW14…スイツチ、OG1，OG2，
OG3…オアゲート、AG1，AG2，AG3…アンド
ゲート、TD…充放電用トランジスタ。
電気回路図、そして第２図および第３図は本発明
の実施例に係る容量分圧回路を示す概略的電気回
路図である。 C0，2C0，4C0，8C0，16C0，32C0…容量、
SW1，SW2，…SW14…スイツチ、OG1，OG2，
OG3…オアゲート、AG1，AG2，AG3…アンド
ゲート、TD…充放電用トランジスタ。
Claims (1)
- １ ２のべき乗に重みづけされた容量値を有する
複数の容量と各容量に接続されたスイツチを有
し、入力デイジタル信号に応じ該スイツチによつ
て各容量を選択的に第１又は第２の電圧端子に接
続し、電荷再分布則によつて第１および第２の電
圧端子間の電圧を分圧する容量分圧回路におい
て、前記複数の容量の内、少なくとも最上位ビツ
トに対応する容量は相等しい容量値を有する２個
の部分容量で構成され、該２個の部分容量を前記
スイツチにより第１または第２の電圧端子に接続
するようにし、前記入力デイジタル信号が最上位
ビツトのみ“０”の状態から最上位ビツトのみ
“１”の状態に切り替るときに、最上位ビツトに
対して重みづけされた容量値は、最上位ビツトに
対応する２個の部分容量のうちの１つの容量と、
前記最上位ビツトより１ビツト下位のビツトに対
応する容量とで合成されるように前記スイツチを
制御することを特徴とする容量分圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20978281A JPS58114527A (ja) | 1981-12-28 | 1981-12-28 | 容量分圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20978281A JPS58114527A (ja) | 1981-12-28 | 1981-12-28 | 容量分圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58114527A JPS58114527A (ja) | 1983-07-07 |
| JPH023331B2 true JPH023331B2 (ja) | 1990-01-23 |
Family
ID=16578508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20978281A Granted JPS58114527A (ja) | 1981-12-28 | 1981-12-28 | 容量分圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114527A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4665380A (en) * | 1985-07-15 | 1987-05-12 | Brooktree Corporation | Apparatus for converting between digital and analog values |
| JPS62277822A (ja) * | 1986-05-27 | 1987-12-02 | Toshiba Corp | キヤパシタアレイ回路 |
| JP5699673B2 (ja) * | 2011-02-22 | 2015-04-15 | セイコーエプソン株式会社 | Ｄ／ａ変換回路、ａ／ｄ変換回路及び電子機器 |
-
1981
- 1981-12-28 JP JP20978281A patent/JPS58114527A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58114527A (ja) | 1983-07-07 |
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