JPH04262580A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04262580A JPH04262580A JP3022520A JP2252091A JPH04262580A JP H04262580 A JPH04262580 A JP H04262580A JP 3022520 A JP3022520 A JP 3022520A JP 2252091 A JP2252091 A JP 2252091A JP H04262580 A JPH04262580 A JP H04262580A
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- JP
- Japan
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- conductive layer
- film
- oxide film
- semiconductor device
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- Pending
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＬＯＣＯＳ法で形成されたフィールド酸化膜端部にＰＮ
接合ダイオードに関する。
ＬＯＣＯＳ法で形成されたフィールド酸化膜端部にＰＮ
接合ダイオードに関する。
【０００２】
【従来の技術】従来のＬＯＣＯＳ法によるフィールド酸
化膜の端部にＰＮ接合ダイオードを有する半導体装置は
、図９に示すような構造となっている。
化膜の端部にＰＮ接合ダイオードを有する半導体装置は
、図９に示すような構造となっている。
【０００３】この半導体装置は以下に示す方法により形
成される。まず、Ｐ型シリコン基板１表面にイオン注入
法により選択的にＰ＋ 型導電層４を形成した後、ＬＯ
ＣＯＳ法によりＰ＋ 型導電層４直上に選択的にフィー
ルド酸化膜であるところのシリコン酸化膜２２を形成す
る。 次に、周辺ＭＯＳトランジスタの形成のためにゲート絶
縁膜となるシリコン酸化膜，ゲート電極となる多結晶シ
リコン膜５を形成し、さらに多結晶シリコン膜５表面を
酸化する。その後、ホトレジスト膜およびシリコン酸化
膜２２をマスクに用いたイオン注入法により、シリコン
酸化膜２２および多結晶シリコン膜５に対して自己整合
的にＮ＋ 型導電層６，１６を形成する。続いて、ホト
レジスト膜およびシリコン酸化膜２２をマスクに用たイ
オン注入法により、シリコン酸化膜２２に対して自己整
合的にＰ＋ 型導電層７を形成し、熱処理を施す。次に
、ＣＶＤ法により層間絶縁膜としてのＢＰＳＧ膜８を全
面に１．０μｍ程度堆積し、コンタクトホールを開口す
る。 次に、多結晶シリコン膜９，アルミニウム膜１０の積層
膜からなる金属配線を形成し、ＰＮ接合ダイオードの配
線を形成する。続いて、半導体装置の表面保護のために
、ＣＶＤ法により全面にＰＳＧ膜１１を堆積し、熱処理
を行ない、さらにＣＶＤ法により全面にシリコン窒化膜
１２を堆積する。
成される。まず、Ｐ型シリコン基板１表面にイオン注入
法により選択的にＰ＋ 型導電層４を形成した後、ＬＯ
ＣＯＳ法によりＰ＋ 型導電層４直上に選択的にフィー
ルド酸化膜であるところのシリコン酸化膜２２を形成す
る。 次に、周辺ＭＯＳトランジスタの形成のためにゲート絶
縁膜となるシリコン酸化膜，ゲート電極となる多結晶シ
リコン膜５を形成し、さらに多結晶シリコン膜５表面を
酸化する。その後、ホトレジスト膜およびシリコン酸化
膜２２をマスクに用いたイオン注入法により、シリコン
酸化膜２２および多結晶シリコン膜５に対して自己整合
的にＮ＋ 型導電層６，１６を形成する。続いて、ホト
レジスト膜およびシリコン酸化膜２２をマスクに用たイ
オン注入法により、シリコン酸化膜２２に対して自己整
合的にＰ＋ 型導電層７を形成し、熱処理を施す。次に
、ＣＶＤ法により層間絶縁膜としてのＢＰＳＧ膜８を全
面に１．０μｍ程度堆積し、コンタクトホールを開口す
る。 次に、多結晶シリコン膜９，アルミニウム膜１０の積層
膜からなる金属配線を形成し、ＰＮ接合ダイオードの配
線を形成する。続いて、半導体装置の表面保護のために
、ＣＶＤ法により全面にＰＳＧ膜１１を堆積し、熱処理
を行ない、さらにＣＶＤ法により全面にシリコン窒化膜
１２を堆積する。
【０００４】
【発明が解決しようとする課題】この従来の半導体装置
では、フィールド酸化膜であるところのシリコン酸化膜
２２のＬＯＣＯＳ端部にＰＮ接合が形成されている。Ｌ
ＯＣＯＳ端部はこれの形成時の機械的応力により酸化膜
中に多数の電荷捕獲準位が発生しやすい。同時にこの部
分は酸化膜厚の遷移領域であり、ＰＮ接合近傍での酸化
膜厚は極度に薄くなる。このため、ＰＮ接合部でのアバ
ランシェブレークダウンした状態で使用するような電圧
クランプダイオードでは、アバランシェブレークダウン
時に発生した電荷がシリコン酸化膜２２中の電荷捕獲準
位に捕獲される。これと同時に、シリコン酸化膜２２に
おける酸化膜厚の遷移領域でかつ酸化膜厚の薄い領域で
は、この発生電荷がシリコン酸化膜２２の薄い部分をト
ンネル現象により乗り越えてシリコン酸化膜２２と層間
絶縁膜であるＢＰＳＧ膜８との界面の電荷捕獲準位に注
入し捕獲される。
では、フィールド酸化膜であるところのシリコン酸化膜
２２のＬＯＣＯＳ端部にＰＮ接合が形成されている。Ｌ
ＯＣＯＳ端部はこれの形成時の機械的応力により酸化膜
中に多数の電荷捕獲準位が発生しやすい。同時にこの部
分は酸化膜厚の遷移領域であり、ＰＮ接合近傍での酸化
膜厚は極度に薄くなる。このため、ＰＮ接合部でのアバ
ランシェブレークダウンした状態で使用するような電圧
クランプダイオードでは、アバランシェブレークダウン
時に発生した電荷がシリコン酸化膜２２中の電荷捕獲準
位に捕獲される。これと同時に、シリコン酸化膜２２に
おける酸化膜厚の遷移領域でかつ酸化膜厚の薄い領域で
は、この発生電荷がシリコン酸化膜２２の薄い部分をト
ンネル現象により乗り越えてシリコン酸化膜２２と層間
絶縁膜であるＢＰＳＧ膜８との界面の電荷捕獲準位に注
入し捕獲される。
【０００５】これらの結果、捕獲電荷の下層のＰ＋ 導
電層４の表面電荷密度が変化し、クランプダイオードの
通電時間とともにクランプ電圧が１０％〜２０％程度変
化上昇するという大きな欠点を有している。
電層４の表面電荷密度が変化し、クランプダイオードの
通電時間とともにクランプ電圧が１０％〜２０％程度変
化上昇するという大きな欠点を有している。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
選択酸化法によりシリコン基板表面に設けられたフィー
ルド酸化膜と、フィールド酸化膜の直下に設けられた一
導電型の第１の導電層と、フィールド酸化膜の間げきに
対して自己整合的に設けられた逆導電型の第２の導電層
と、全面に設けられた絶縁膜と、絶縁膜に設けられた第
２の導電層に達する開口部と、開口部を介して第２の導
電層と接続する金属配線とを有する半導体装置において
、前記金属配線が、第１の導電層と第２の導電層との接
合部上の絶縁膜表面に延在して設けれている。
選択酸化法によりシリコン基板表面に設けられたフィー
ルド酸化膜と、フィールド酸化膜の直下に設けられた一
導電型の第１の導電層と、フィールド酸化膜の間げきに
対して自己整合的に設けられた逆導電型の第２の導電層
と、全面に設けられた絶縁膜と、絶縁膜に設けられた第
２の導電層に達する開口部と、開口部を介して第２の導
電層と接続する金属配線とを有する半導体装置において
、前記金属配線が、第１の導電層と第２の導電層との接
合部上の絶縁膜表面に延在して設けれている。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。図１−図７は本発明の第１の実施例に係わる半導体装
置の製造方法を工程順に説明するための図であり、図５
，図６は本実施例の半導体装置を説明するための平面図
，断面図である。図６は図５におけるＸ−Ｙ線での断面
図である。
。図１−図７は本発明の第１の実施例に係わる半導体装
置の製造方法を工程順に説明するための図であり、図５
，図６は本実施例の半導体装置を説明するための平面図
，断面図である。図６は図５におけるＸ−Ｙ線での断面
図である。
【０００８】本実施例に係わる半導体装置の製造方法は
、以下に示すようになっている。
、以下に示すようになっている。
【０００９】まず、Ｐ型シリコン基板１表面に熱酸化法
により１００ｎｍ程度のシリコン酸化膜２を形成し、減
圧ＣＶＤ法により膜厚１００ｎｍ程度のシリコン窒化膜
３を堆積し、ホトリソグラフィ技術によりシリコン窒化
膜３のパターンニングを行なう〔図１〕。
により１００ｎｍ程度のシリコン酸化膜２を形成し、減
圧ＣＶＤ法により膜厚１００ｎｍ程度のシリコン窒化膜
３を堆積し、ホトリソグラフィ技術によりシリコン窒化
膜３のパターンニングを行なう〔図１〕。
【００１０】次に、ボロンを選択的にイオン注入し、ホ
トレジスト膜を除去した後、ＬＯＣＯＳ法によりフィー
ルド酸化膜であるシリコン酸化膜２２を形成すると同時
にイオン注入されたボロンを活性化してＰ＋ 導電層４
を形成する〔図２〕。
トレジスト膜を除去した後、ＬＯＣＯＳ法によりフィー
ルド酸化膜であるシリコン酸化膜２２を形成すると同時
にイオン注入されたボロンを活性化してＰ＋ 導電層４
を形成する〔図２〕。
【００１１】次に、シリコン窒化膜３，シリコン酸化膜
２を除去した後、周辺ＭＯＳトランジスタ用のゲート絶
縁膜となるシリコン酸化膜３２を熱酸化により形成し、
周辺ＭＯＳトランジスタ用のゲート電極となる多結晶シ
リコン膜５をＣＶＤ法，ホトリソグラフィ技術により形
成し、多結晶シリコン膜５の表面を酸化してシリコン酸
化膜４２を形成する〔図３〕。
２を除去した後、周辺ＭＯＳトランジスタ用のゲート絶
縁膜となるシリコン酸化膜３２を熱酸化により形成し、
周辺ＭＯＳトランジスタ用のゲート電極となる多結晶シ
リコン膜５をＣＶＤ法，ホトリソグラフィ技術により形
成し、多結晶シリコン膜５の表面を酸化してシリコン酸
化膜４２を形成する〔図３〕。
【００１２】次に、ホトレジスト膜をマスクに用いて選
択的に砒素およびボロンを順次イオン注入して熱処理を
施し、Ｎ＋ 導電層６，１６およびＰ＋ 導電層７を形
成する。続いて、ＣＶＤ法により層間絶縁膜となるＢＰ
ＳＧ膜８を１．０μｍ程度堆積する〔図４〕。
択的に砒素およびボロンを順次イオン注入して熱処理を
施し、Ｎ＋ 導電層６，１６およびＰ＋ 導電層７を形
成する。続いて、ＣＶＤ法により層間絶縁膜となるＢＰ
ＳＧ膜８を１．０μｍ程度堆積する〔図４〕。
【００１３】次に、ホトリソグラフィ技術によりコンタ
クト孔を開口した後、ＣＶＤ法，スパッタ法により多結
晶シリコン膜９，アルミニウム膜１０の積層膜を形成し
、ホトリソグラフィ技術によりこの積層膜をパターンニ
ングして金属配線を形成し、ＰＮ接合ダイオードの配線
を形成する〔図５，図６〕。
クト孔を開口した後、ＣＶＤ法，スパッタ法により多結
晶シリコン膜９，アルミニウム膜１０の積層膜を形成し
、ホトリソグラフィ技術によりこの積層膜をパターンニ
ングして金属配線を形成し、ＰＮ接合ダイオードの配線
を形成する〔図５，図６〕。
【００１４】続いて、半導体装置の表面保護のために、
ＣＶＤ法により全面にＰＳＧ膜１１を堆積し、熱処理を
行ない、さらにＣＶＤ法により全面にシリコン窒化膜１
２を堆積する〔図７〕。
ＣＶＤ法により全面にＰＳＧ膜１１を堆積し、熱処理を
行ない、さらにＣＶＤ法により全面にシリコン窒化膜１
２を堆積する〔図７〕。
【００１５】次に、本実施例の半導体装置について説明
する。図５，図６に示したように、Ｎ＋ 導電層６とＰ
＋ 導電層４とにより形成されるクランプダイオードに
おいて、Ｐ＋ 導電層４はＰ＋ 導電層７を介して金属
配線と接続し、Ｎ＋ 導電層６はこの上に設けられたコ
ンタクト孔を介して直接金属配線と接続している。Ｎ＋
導電層６と接続した金属配線は、ＢＰＳＧ膜８表面に
おいてＮ＋ 導電層６とＰ＋ 導電層４とのＰＮ接合部
上を覆っており、さらにＢＰＳＧ膜８表面においてＰ＋
導電層４とは幅Ａのオーバーラップが設けられている
。
する。図５，図６に示したように、Ｎ＋ 導電層６とＰ
＋ 導電層４とにより形成されるクランプダイオードに
おいて、Ｐ＋ 導電層４はＰ＋ 導電層７を介して金属
配線と接続し、Ｎ＋ 導電層６はこの上に設けられたコ
ンタクト孔を介して直接金属配線と接続している。Ｎ＋
導電層６と接続した金属配線は、ＢＰＳＧ膜８表面に
おいてＮ＋ 導電層６とＰ＋ 導電層４とのＰＮ接合部
上を覆っており、さらにＢＰＳＧ膜８表面においてＰ＋
導電層４とは幅Ａのオーバーラップが設けられている
。
【００１６】Ｎ＋ 導電層６と接続した金属配線がこの
ような構造になっているため、シリコン酸化膜２２にお
けるＬＯＣＯＳ端部近傍，およびＬＯＣＯＳ端部近傍に
おけるシリコン酸化膜２２とＢＰＳＧ膜８との界面に電
荷が捕獲されても、この金属配線により生ずる電界によ
りＰ＋ 導電層４の表面電荷密度の低下は抑制されやす
くなる。実際に本実施例による半導体装置によりクラン
プ電圧の時間変動を測定したところ、電圧上昇は０〜２
％であり、従来の半導体装置に比べて大幅な改善がみら
れた。
ような構造になっているため、シリコン酸化膜２２にお
けるＬＯＣＯＳ端部近傍，およびＬＯＣＯＳ端部近傍に
おけるシリコン酸化膜２２とＢＰＳＧ膜８との界面に電
荷が捕獲されても、この金属配線により生ずる電界によ
りＰ＋ 導電層４の表面電荷密度の低下は抑制されやす
くなる。実際に本実施例による半導体装置によりクラン
プ電圧の時間変動を測定したところ、電圧上昇は０〜２
％であり、従来の半導体装置に比べて大幅な改善がみら
れた。
【００１７】図８は本発明の第２の実施例を説明するた
めの断面図である。本実施例は高耐圧ＭＯＳトランジス
タに適用した例である。ゲート電極である多結晶シリコ
ン膜５とオフセット構造を成すＮ＋ 導電層１６とその
周囲を覆うＮ− 導電層１５とから成る高電位側ドレイ
ン部を有している。これに接続したアルミニウム膜１０
からなる金属配線は、ＢＰＳＧ膜８表面においてＮ−
導電層１５とＰ＋ 導電層４とのＰＮ接合部上を覆って
おり、さらにＢＰＳＧ膜８表面においてＰ＋ 導電層４
とは幅Ｂのオーバーラップが設けられている。
めの断面図である。本実施例は高耐圧ＭＯＳトランジス
タに適用した例である。ゲート電極である多結晶シリコ
ン膜５とオフセット構造を成すＮ＋ 導電層１６とその
周囲を覆うＮ− 導電層１５とから成る高電位側ドレイ
ン部を有している。これに接続したアルミニウム膜１０
からなる金属配線は、ＢＰＳＧ膜８表面においてＮ−
導電層１５とＰ＋ 導電層４とのＰＮ接合部上を覆って
おり、さらにＢＰＳＧ膜８表面においてＰ＋ 導電層４
とは幅Ｂのオーバーラップが設けられている。
【００１８】本実施例においても第１の実施例と同様の
効果があり、ＭＯＳトランジスタのドレイン耐圧が安定
し、信頼性の高い高耐圧ＭＯＳトランジスタが得られる
。
効果があり、ＭＯＳトランジスタのドレイン耐圧が安定
し、信頼性の高い高耐圧ＭＯＳトランジスタが得られる
。
【００１９】
【発明の効果】以上説明したように本発明の半導体装置
は、ＰＮ接合ダイオードの例えばＮ側に接続する金属配
線がＰＮ接合部上部をオーバーラップを持て覆っている
ため、ＰＮ接合部近傍の絶縁膜中への捕獲電荷によるＰ
Ｎ接合部近傍の表面電荷密度の変動を低減することがで
き、ＰＮ接合耐圧の変動を抑制することが可能となる。
は、ＰＮ接合ダイオードの例えばＮ側に接続する金属配
線がＰＮ接合部上部をオーバーラップを持て覆っている
ため、ＰＮ接合部近傍の絶縁膜中への捕獲電荷によるＰ
Ｎ接合部近傍の表面電荷密度の変動を低減することがで
き、ＰＮ接合耐圧の変動を抑制することが可能となる。
【図１】本発明の第１の実施例を説明するための断面図
である。
である。
【図２】本発明の第１の実施例を説明するための断面図
である。
である。
【図３】本発明の第１の実施例を説明するための断面図
である。
である。
【図４】本発明の第１の実施例を説明するための断面図
である。
である。
【図５】本発明の第１の実施例を説明するための平面図
である。
である。
【図６】本発明の第１の実施例を説明するための断面図
であり、図５におけるＸ−Ｙ線での断面図である。
であり、図５におけるＸ−Ｙ線での断面図である。
【図７】本発明の第１の実施例を説明するための断面図
である。
である。
【図８】本発明の第２の実施例を説明するための断面図
である。
である。
【図９】従来の半導体装置を説明するための断面図であ
る。
る。
１ Ｐ型シリコン基板
２，２２，３２，４２ シリコン酸化膜３，１２
シリコン窒化膜 ４，７ Ｐ＋ 導電層 ５，９ 多結晶シリコン膜 ６，１６ Ｎ＋ 導電層 ８ ＢＰＳＧ膜 １０ アルミニウム膜 １１ ＰＳＧ膜 １５ Ｎ− 導電層
シリコン窒化膜 ４，７ Ｐ＋ 導電層 ５，９ 多結晶シリコン膜 ６，１６ Ｎ＋ 導電層 ８ ＢＰＳＧ膜 １０ アルミニウム膜 １１ ＰＳＧ膜 １５ Ｎ− 導電層
Claims (1)
- 【請求項１】 選択酸化法によりシリコン基板表面に
設けられたフィールド酸化膜と、前記フィールド酸化膜
の直下に設けられた一導電型の第１の導電層と、前記フ
ィールド酸化膜の間げきに対して自己整合的に設けられ
た逆導電型の第２の導電層と、全面に設けられた絶縁膜
と、前記絶縁膜に設けられた前記第２の導電層に達する
開口部と、前記開口部を介して前記第２の導電層と接続
する金属配線と、を有する半導体装置において、前記第
１の導電層と前記第２の導電層との接合部上の前記絶縁
膜表面に延在して設けれた前記金属配線を有することを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3022520A JPH04262580A (ja) | 1991-02-18 | 1991-02-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3022520A JPH04262580A (ja) | 1991-02-18 | 1991-02-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04262580A true JPH04262580A (ja) | 1992-09-17 |
Family
ID=12085051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3022520A Pending JPH04262580A (ja) | 1991-02-18 | 1991-02-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04262580A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388308B1 (en) | 1998-04-17 | 2002-05-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for driving the same |
| JP6301551B1 (ja) * | 2016-09-30 | 2018-03-28 | 新電元工業株式会社 | 半導体装置 |
-
1991
- 1991-02-18 JP JP3022520A patent/JPH04262580A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388308B1 (en) | 1998-04-17 | 2002-05-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for driving the same |
| JP6301551B1 (ja) * | 2016-09-30 | 2018-03-28 | 新電元工業株式会社 | 半導体装置 |
| WO2018061177A1 (ja) * | 2016-09-30 | 2018-04-05 | 新電元工業株式会社 | 半導体装置 |
| US10361184B2 (en) | 2016-09-30 | 2019-07-23 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device |
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