JPS58135672A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58135672A JPS58135672A JP57016983A JP1698382A JPS58135672A JP S58135672 A JPS58135672 A JP S58135672A JP 57016983 A JP57016983 A JP 57016983A JP 1698382 A JP1698382 A JP 1698382A JP S58135672 A JPS58135672 A JP S58135672A
- Authority
- JP
- Japan
- Prior art keywords
- film
- substrate
- thin film
- gate
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＭＯ８型半導体装置に関し、さらに詳しくは
高濃度イオン注入時に起るチャージアップによるゲート
酸化膜の破壊を防止するところの改良された半導体装置
−関する。
高濃度イオン注入時に起るチャージアップによるゲート
酸化膜の破壊を防止するところの改良された半導体装置
−関する。
ＭＯ８型ＬＳＩは多くの素子によって構成され、その、
中のＭＯＳＦＥＴの従来からの製造工程を第１図に示し
た。先ず、第１図（ａ）において、Ｐ型Ｓｉ基板１上に
バッファ酸化膜２及びシリコン窒化膜を積層し、フィー
ルド酸化のためのシリコン窒化膜パターン６を形成する
。次に、第１図（すにおいて、パターニングしたシリコ
ン窒化膜６をマスクとしてフィールド酸化膜４を形成し
た後、シリコン窒化膜パターン６及びバッファ酸化膜２
をエツチング除去し、次いでゲート酸化膜５とポリシリ
コンのゲート電極６とを所定のパターンに従って積層す
る。そのあと、第１図（Ｃ）において、ゲート電極６と
フィールド酸化膜４とをマスク圧して、Ｎ＋のノース・
ドレイン領域の拡散層８１１：イオン注入７方法により
形成する。イオン注入方法が採用されるのは、浅い拡散
層がコントロールされたところのＭＯＳ ＦＥＴが得ら
れ、ＭＯＳ ＬＳＩの高密度・高集積化に適応できるた
めである。
中のＭＯＳＦＥＴの従来からの製造工程を第１図に示し
た。先ず、第１図（ａ）において、Ｐ型Ｓｉ基板１上に
バッファ酸化膜２及びシリコン窒化膜を積層し、フィー
ルド酸化のためのシリコン窒化膜パターン６を形成する
。次に、第１図（すにおいて、パターニングしたシリコ
ン窒化膜６をマスクとしてフィールド酸化膜４を形成し
た後、シリコン窒化膜パターン６及びバッファ酸化膜２
をエツチング除去し、次いでゲート酸化膜５とポリシリ
コンのゲート電極６とを所定のパターンに従って積層す
る。そのあと、第１図（Ｃ）において、ゲート電極６と
フィールド酸化膜４とをマスク圧して、Ｎ＋のノース・
ドレイン領域の拡散層８１１：イオン注入７方法により
形成する。イオン注入方法が採用されるのは、浅い拡散
層がコントロールされたところのＭＯＳ ＦＥＴが得ら
れ、ＭＯＳ ＬＳＩの高密度・高集積化に適応できるた
めである。
しかしながら、ソース・ドレイン領域へのイオン注入は
、大きなビーム電流で高濃度（１０ケ／ｉ以上）Ｋ注入
される。この為、単位時間内にゲート電極６に供給され
る電荷量も多くなり、いまゲート酸化膜５の膜厚が４０
０＾、ゲート酸化膜の破壊電界が１×１０ｖ／ｃＭＸそ
して電荷がすべてゲート電極６に蓄積されると仮定する
と、約２Ｘ１０”ケ／ｄの注入量で破壊電界に達する。
、大きなビーム電流で高濃度（１０ケ／ｉ以上）Ｋ注入
される。この為、単位時間内にゲート電極６に供給され
る電荷量も多くなり、いまゲート酸化膜５の膜厚が４０
０＾、ゲート酸化膜の破壊電界が１×１０ｖ／ｃＭＸそ
して電荷がすべてゲート電極６に蓄積されると仮定する
と、約２Ｘ１０”ケ／ｄの注入量で破壊電界に達する。
実際には、表面伝導や酸化膜のリークによる電荷の放出
があるために、１０１３ケ／ｄ程度の注入量ではゲート
の破壊は見られないが、ゲートの配置やゲート酸化膜質
のとり方によっては１０１５＋／−ｊ以上の高濃度イオ
ン注入でゲート破壊が起ることがある。
があるために、１０１３ケ／ｄ程度の注入量ではゲート
の破壊は見られないが、ゲートの配置やゲート酸化膜質
のとり方によっては１０１５＋／−ｊ以上の高濃度イオ
ン注入でゲート破壊が起ることがある。
本発明の目的は、イオン注入時、ゲート電極上の電荷蓄
積によるゲート絶縁膜の破壊を防止するところの改良さ
れた半導体装置を提供することにある。
積によるゲート絶縁膜の破壊を防止するところの改良さ
れた半導体装置を提供することにある。
本発明の半導体装置は、フィールド領域及びゲート領域
に囲まれ、自己整合的に形成されるｐ−ｎ接合予定域に
イオン注入をするにあたり、半導体又は高融点金属珪化
物の薄膜を基板全面に被覆してイオン注入後、この薄膜
を酸化してフィールド領域・ゲート領域上に残された積
層酸（ヒ膜を具備することを特徴とするものである。イ
・オン注入時、ゲート電極上に供給された電荷は、導電
性のある半導体又は高融点金属珪化物の薄膜から基板に
逃げ、ゲート絶縁膜の破壊が防止できるとともに、この
導電性薄ａｉ−酸化膜に転換するという簡単容易な工程
でイオン注入後の薄膜処理ができるという利点がある。
に囲まれ、自己整合的に形成されるｐ−ｎ接合予定域に
イオン注入をするにあたり、半導体又は高融点金属珪化
物の薄膜を基板全面に被覆してイオン注入後、この薄膜
を酸化してフィールド領域・ゲート領域上に残された積
層酸（ヒ膜を具備することを特徴とするものである。イ
・オン注入時、ゲート電極上に供給された電荷は、導電
性のある半導体又は高融点金属珪化物の薄膜から基板に
逃げ、ゲート絶縁膜の破壊が防止できるとともに、この
導電性薄ａｉ−酸化膜に転換するという簡単容易な工程
でイオン注入後の薄膜処理ができるという利点がある。
本発明の実施例（ＭＯＳ ＦＥＴ ） １に、第２図（
ａ）〜（ｄ）の製造工程図に従って説明する。先ず、第
２図（ａ）において、Ｐ型Ｓ’を基板１をバッファのシ
リコ （。
ａ）〜（ｄ）の製造工程図に従って説明する。先ず、第
２図（ａ）において、Ｐ型Ｓ’を基板１をバッファのシ
リコ （。
ン酸化１ｌＩ２で被覆し、この上にシリコン窒化膜を積
層した後、フィールド酸化のためのパターン６をシリコ
ン窒化膜に形成する。次に、第２図（′ｂ）において、
パターニングしたシリコン窒化ｙｔｓｔマスクとして、
例えば燃焼酸化法の手段で、フィールド領域に厚いシリ
コン酸化膜４に一形成した後、シリコン窒化膜６及びバ
ッファのシリコン酸化膜２を除去し、次いでゲート酸化
膜５とポリシリコンデポジション膜を形成したのち所定
のパターンに従いエツチングして５、ゲート電極６を形
成する。
層した後、フィールド酸化のためのパターン６をシリコ
ン窒化膜に形成する。次に、第２図（′ｂ）において、
パターニングしたシリコン窒化ｙｔｓｔマスクとして、
例えば燃焼酸化法の手段で、フィールド領域に厚いシリ
コン酸化膜４に一形成した後、シリコン窒化膜６及びバ
ッファのシリコン酸化膜２を除去し、次いでゲート酸化
膜５とポリシリコンデポジション膜を形成したのち所定
のパターンに従いエツチングして５、ゲート電極６を形
成する。
以上第２図（ａ）〜（ｂ）のように、本発明の半導体装
置は、−導電形半導体の基板表面にフィールド絶縁膜と
ゲート絶縁膜とゲート電極とを具備している。
置は、−導電形半導体の基板表面にフィールド絶縁膜と
ゲート絶縁膜とゲート電極とを具備している。
次に、第２図（Ｃ）のように、ゲート酸化膜５の破壊を
起さないために、導電性薄膜２０を基板に被覆してイオ
ン注入７を行う。導電性薄膜２０としては、ポリシリコ
ン、ＭｏＳ １２ 、ＷＳ ’２等の半導体又は高融点
金属珪化物を夫々適する方法でデポジションさせる。こ
の導電性薄膜２０は、ゲート電極６に蓄積したイオン注
入による電荷を逃がすとともに、ｐ−ｎ接合予定域にこ
の薄膜２０を通してイオン注入が可能な膜厚を有しなけ
ればならない。例えばポリシリコン薄膜を採用する場合
には、その膜厚は５０ＯＡ以下とすればよい。
起さないために、導電性薄膜２０を基板に被覆してイオ
ン注入７を行う。導電性薄膜２０としては、ポリシリコ
ン、ＭｏＳ １２ 、ＷＳ ’２等の半導体又は高融点
金属珪化物を夫々適する方法でデポジションさせる。こ
の導電性薄膜２０は、ゲート電極６に蓄積したイオン注
入による電荷を逃がすとともに、ｐ−ｎ接合予定域にこ
の薄膜２０を通してイオン注入が可能な膜厚を有しなけ
ればならない。例えばポリシリコン薄膜を採用する場合
には、その膜厚は５０ＯＡ以下とすればよい。
また導電性薄膜２０は、フィールド絶縁膜４とゲート電
極６とｐ−ｎ接合予定域とを含む基板面に、例えば基板
全面に形成する。そして導電性薄膜２０を基板全面に堆
積した後、ソース・ドレイン領域に基板導電形と反導電
形のイオン、例えばこの実施例の場合には砒素（Ａ８）
、を浅く注入してｎ型拡散層８ｔ−形成する。このとき
、基板面に導電性薄膜２０が形成されているために、ゲ
ート電極６上の電荷は基板に流れる。若しソース・ドレ
イン領域に酸化膜がある場合でも、導電性薄膜２０から
チップのダイシングラインなどを通して電荷は基板に流
れる。
極６とｐ−ｎ接合予定域とを含む基板面に、例えば基板
全面に形成する。そして導電性薄膜２０を基板全面に堆
積した後、ソース・ドレイン領域に基板導電形と反導電
形のイオン、例えばこの実施例の場合には砒素（Ａ８）
、を浅く注入してｎ型拡散層８ｔ−形成する。このとき
、基板面に導電性薄膜２０が形成されているために、ゲ
ート電極６上の電荷は基板に流れる。若しソース・ドレ
イン領域に酸化膜がある場合でも、導電性薄膜２０から
チップのダイシングラインなどを通して電荷は基板に流
れる。
この導・電性薄膜冗は、イオン注入後酸化性雰囲気中で
熱処理を施し、第２図（ｄ）にみるように、シリコン酸
化膜又は高融点金属酸化膜の積層酸化膜２１に処理され
て、本発明の半導体装置における特徴となる。
熱処理を施し、第２図（ｄ）にみるように、シリコン酸
化膜又は高融点金属酸化膜の積層酸化膜２１に処理され
て、本発明の半導体装置における特徴となる。
通常、導電性薄膜２０が積層酸化膜２１に転換できる程
度の熱処理は、注入された砒素を活性化するためになさ
れており、特別に転換のために熱処理工程を付加する必
要のないことが多い。
度の熱処理は、注入された砒素を活性化するためになさ
れており、特別に転換のために熱処理工程を付加する必
要のないことが多い。
以上のように、導電性薄膜２０ｆｔ積層酸化膜２１に転
換後、半導体装置の設計上必要なパツシベーシヨン膜や
電極引出しの形成を行う。例えば、第２図（ｄ）のよう
に、全面にＣＶＤ法により厚いシリコン酸化膜２２ヲデ
ポジシヨンし、ソース−ドレイン領域に電極引出しのた
め開孔し、オーミック接続ができるＡｌ−８ｉ配線層２
６を被着しパターニングを施したのち、ＣＶＤ法により
ＰＳＧ膜２４で被覆するなどして素子形成を達成する。
換後、半導体装置の設計上必要なパツシベーシヨン膜や
電極引出しの形成を行う。例えば、第２図（ｄ）のよう
に、全面にＣＶＤ法により厚いシリコン酸化膜２２ヲデ
ポジシヨンし、ソース−ドレイン領域に電極引出しのた
め開孔し、オーミック接続ができるＡｌ−８ｉ配線層２
６を被着しパターニングを施したのち、ＣＶＤ法により
ＰＳＧ膜２４で被覆するなどして素子形成を達成する。
なお、上記実施例はｎチャネルＭＯ８ＦＥＴについて説
明したが、同様な構造を有するｐチャネルＭＯ８やＣ−
ＭＯＳ ＦＥＴに適用できることはいうまでもない。
明したが、同様な構造を有するｐチャネルＭＯ８やＣ−
ＭＯＳ ＦＥＴに適用できることはいうまでもない。
第１図は従来の半導体装置におけるＭＯＳ ＦＥＴの工
程順の断面図、第２図（１り〜（ｄ）は本発明半導体装
置実施例におけるＭＯＳ ＦＥＴの工程順の断面図、そ
のうち第２図（ｄ）は実施例半導体装置の素子断面図で
ある。 １・・・基板、４・・・フィールド絶縁膜、５川ゲート
絶縁膜、６・・・ゲート電極、７・・・イオン注入、８
・・・拡散層、２０・・・半導体又は高融点金属珪化物
の薄膜（導電性薄膜）、２１・・・積層酸化膜。 第１図 第２！！１ ８ ら ８ ８５６８
程順の断面図、第２図（１り〜（ｄ）は本発明半導体装
置実施例におけるＭＯＳ ＦＥＴの工程順の断面図、そ
のうち第２図（ｄ）は実施例半導体装置の素子断面図で
ある。 １・・・基板、４・・・フィールド絶縁膜、５川ゲート
絶縁膜、６・・・ゲート電極、７・・・イオン注入、８
・・・拡散層、２０・・・半導体又は高融点金属珪化物
の薄膜（導電性薄膜）、２１・・・積層酸化膜。 第１図 第２！！１ ８ ら ８ ８５６８
Claims (1)
- １ ■−導電形半導体の基板表面に設けたフィールド絶
縁膜、但）上記基板表面のゲート絶縁膜上に設けたゲー
ト電極、０半導体又は高融点金属珪化物の薄膜であって
、上記フィールド絶縁膜と上記ゲート電極と基板導電形
に反対の導電形のｐ−ｎ接合予定域とを含む基板面に積
層形成したものを、イオン注入後酸化雰囲気中で熱処理
１施して酸化膜に転換した積層酸化膜、及び０上記ｐ−
ｎ接合予定域に、基板導電形と反対導電形のイオンを上
記薄膜を通して注入形成した拡散層を具備することを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57016983A JPS58135672A (ja) | 1982-02-06 | 1982-02-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57016983A JPS58135672A (ja) | 1982-02-06 | 1982-02-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58135672A true JPS58135672A (ja) | 1983-08-12 |
Family
ID=11931282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57016983A Pending JPS58135672A (ja) | 1982-02-06 | 1982-02-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58135672A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03186121A (ja) * | 1989-12-13 | 1991-08-14 | Tamura Kinzoku Seisakusho:Kk | 給湯制御方法及びその装置 |
| JPH0490641U (ja) * | 1990-12-25 | 1992-08-07 |
-
1982
- 1982-02-06 JP JP57016983A patent/JPS58135672A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03186121A (ja) * | 1989-12-13 | 1991-08-14 | Tamura Kinzoku Seisakusho:Kk | 給湯制御方法及びその装置 |
| JPH0490641U (ja) * | 1990-12-25 | 1992-08-07 |
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