JPH04262690A

JPH04262690A - 非線形信号処理装置

Info

Publication number: JPH04262690A
Application number: JP3023143A
Authority: JP
Inventors: Yasuo Hamamoto; 康男濱本; Atsuo Ochi; 厚雄越智; Kohei Suzuki; 康平鈴木
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1991-02-18
Filing date: 1991-02-18
Publication date: 1992-09-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号の伝送に用い
る非線形信号処理装置に関する。

【０００２】

【従来の技術】従来、画像の２次元の非線形処理は、例
えば、Ｎａｔｉｏｎａｌ　Ｔｅｃｈｎｉｃａｌ　Ｒｅｐ
ｏｒｔ　ＤＥＣ．１９８８に示されているように、アナ
ログ信号処理にて垂直非線形信号処理を行う回路と水平
非線形処理を行う回路を縦続に接続することにより行っ
ていた。

【０００３】以下、図面を参照しながら、従来の非線形
信号処理装置の一例について説明する。

【０００４】従来の非線形処理処理装置のブロック図を
図４に示す。図４において２３は入力端子で、映像信号
が入力される。入力端子２３から入力された映像信号は
、まず、２４で示される垂直非線形エンファシス回路に
より垂直方向高域成分が振幅が小さいほどエンファシス
量が大きくなるような処理を受ける。垂直非線形エンフ
ァシス回路は例えば、図５に示されるように入力端子３
０、第一の加算器３１、アナログ垂直遅延素子３２、減
算器３３、第一の増幅回路３６、第一の非線形処理回路
３７、第二の増幅回路３４、第二の非線形処理回路３５
、第二の加算器３８、出力端子３９で構成される。

【０００５】図５において、例えば増幅回路３６の増幅
率を０とした時、入力端子３０より入力された映像信号
は、アナログ垂直遅延素子３２に入力される。アナログ
垂直遅延素子３２は、例えば、ＣＣＤ等で構成されてお
り、通常は、映像信号１ラインだけ遅延される。そして
遅延素子３２の出力は、入力映像信号から減算器３３を
用いて差し引かれる。その後に増幅回路３４で必要なだ
け増幅された後に非線形処理回路３５により振幅制限さ
れ、加算器３８を用いて入力信号に加算される。この様
にして得られた信号が出力端子３９より出力される。こ
の時、非線形処理回路の特性は、図８に示すように、入
力がある値までは、出力信号は、入力信号に比例し、あ
る値より大きくなるとい一定値ｔｈを出力するような特
性となっている。通常、増幅率Ｋ＝１である。

【０００６】また、減算器３４の出力は、必要があれば
増幅回路３６で増幅され、非線形処理回路３７で振幅制
限を受けた後に、加算器３１を用いて入力信号にフィー
ドバックされるが、エンファシス側では、通常、増幅回
路３６の増幅率を０、即ちフィードバックしない構成と
することが多いので増幅率を０として説明した。

【０００７】垂直非線形エンファシスされた映像信号は
、次に、水平非線形エンファシス回路２５に入力され、
水平方向高域成分が非線形エンファシスを受ける。

【０００８】図６は、通常の、非線形エンファシス回路
の構成を示しており入力端子４０、位相非直線ハイパス
フィルター４１、増幅回路４２、非線形処理回路４３、
加算器４４、出力端子４５で構成されている。入力端子
４０より入力された映像信号は、位相非直線ハイパスフ
ィルター４１で水平高域成分が分離される。位相非直線
ハイパスフィルターは、たとえば、図９に示されるよう
にコンデンサ５９、抵抗６０で構成されており、入力端
子５８から入力された信号の高周波成分のみが出力端子
６１より出力されるようになっている。そして増幅回路
４２で、必要なだけ増幅された後に、非線形処理回路４
３で振幅制限されて、加算器４４にて入力信号に加算さ
れる。非線形処理回路４３は、先に垂直非線形処理回路
で用いたものと同様な動作をする。この様にして、出力
端子４５には、垂直非線形エンファシスと水平非線形エ
ンファシスのかけられた映像信号が出力される。

【０００９】このエンファシスのかかった信号は、次に
伝送路２６を通して、水平非線形ディエンファシス回路
に入力される。水平非線形エンファシス回路は、例えば
、図７に示すように入力端子４６、減算器４７、位相非
直線ハイパスフィルター５０、増幅回路４９、非線形処
理回路４８で構成されている。入力された映像信号は、
フィードバックされた信号が差し引かれ、出力信号とし
て、出力端子５１より出力される。また、減算器４７の
出力は、位相非直線ハイパスフィルター５０、増幅回路
４９、非線形処理回路４８を通ってフィードバック信号
となる。位相非直線ハイパスフィルター５０、増幅回路
４９、非線形処理回路４８は、水平非線形エンファシス
回路で用いたものと同一の特性を有するものを用いれば
よい。

【００１０】水平非線形ディエンファシスを受けた映像
信号は、次に、垂直非線形ディエンファシス回路２８に
入力され、垂直方向高域成分がディエンファシスされ、
元に戻った信号が出力端子２９に得られる。

【００１１】垂直非線形ディエンファシス回路２８は、
垂直非線形エンファシス回路（図５）の２つの増幅回路
の極性を反転し、増幅率を適切な値にすれば得られるの
で、説明は省略する。

【００１２】水平及び、垂直のディエンファシスにより
伝送路２６で付加された雑音、歪成分が低減され、信号
対雑音比（ＳＮＲ）が改善されることになる。

【００１３】

【発明が解決しようとする課題】このような従来の非線
形信号処理装置は、垂直非線形エンファシス（ディエン
ファシス）に関しては、アナログ信号処理であるために
、映像信号帯域が狭い、波形再現性が悪い等の問題点を
有しており、水平非線形エンファシス（ディエンファシ
ス）に関しては、位相非直線エンファシスであるために
、ディエンファシスで画像のエッジ部にディエンファシ
スされない雑音が多く残されるという問題点を有してい
る。そのため、全体系として映像信号の波形劣化が大き
く、画像のエッジ部に雑音が多く残るという問題点をも
つ。

【００１４】また、伝送路で、信号を多チャンネルアナ
ログ伝送する場合、従来例では、伝送路に近い側にある
アナログ処理の水平非線形処理をチャンネル数だけ用意
しなければならない。そして、多チャンネルの、水平非
線形エンファシス（ディエンファシス）処理の特性をチ
ャンネル間で同一の特性にすることは大変困難であるた
めに、従来の方式でエンファシス処理を行い、多チャン
ネルアナログ伝送を行うことは技術的に不可能であった
。

【００１５】本発明は、上記問題を解決するもので、波
形再現性がよく、画像のエッジ部の雑音が従来に比べて
少なくなり、多チャンネル伝送に於いてもアナログ処理
の水平非線形エンファシス（ディエンファシス）処理が
可能な非線形信号処理装置を提供することを目的として
いる。

【００１６】

【課題を解決するための手段】本発明は上記課題を解決
するために、水平非線形信号処理回路を位相直線化し、
垂直非線形信号処理回路をディジタル化するという構成
を持ち、水平非線形位相直線エンファシス、ディジタル
垂直非線形エンファシスの順にエンファシスを施して伝
送し、ディジタル垂直非線形位相直線ディエンファシス
、水平非線形位相直線ディエンファシスの順にディエン
ファシスを行うという構成を有する。

【００１７】

【作用】本発明は上記した構成により、映像信号の波形
再現性が良好にでき、さらに、ディエンファシスにより
取り残されたエッジ部の雑音も低減されることになる。

【００１８】

【実施例】以下、本発明の一実施例について図面を参照
して説明する。

【００１９】図１において、１は入力端子、２は水平非
線形位相直線エンファシス回路、３はディジタル垂直非
線形エンファシス回路、４は伝送路、５はディジタル垂
直非線形ディエンファシス回路、６は水平非線形位相直
線エンファシス回路、７は出力端子である。

【００２０】ブロック図の構成としては、従来例の垂直
非線形エンファシス回路、垂直非線形ディエンファシス
回路がディジタル化されている点、水平非線形エンファ
シス回路、水平非線形ディエンファシス回路が位相直線
エンファシスとなっている点が従来例と異なっている。そして、垂直非線形エンファシス回路と水平非線形エン
ファシスの順序および、垂直非線形ディエンファシスと
水平非線形ディエンファシスの順序が逆になっている点
が従来例と大きく異なる。

【００２１】入力端子１より入力された映像信号は、最
初に水平非線形位相直線エンファシス回路に入力され、
水平方向高域成分が非線形エンファシスを受ける。水平
非線形位相直線エンファシスは図３に示すように構成さ
れており、入力端子１８より入力された映像信号は、ま
ず、位相直線ハイパスフィルター１９に入力される。位
相直線ハイパスフィルターは、例えば、図１０に示すよ
うに構成される。図１０に於て、６２は入力端子、６３
、６４、６５、６６は水平方向の単位遅延素子、６７、
６８、６９、７０、７１は乗算器、７２は加算器、７３
は出力端子である。入力端子６２より入力された映像信
号は、単位遅延素子６３〜６６で遅延された後、入力信
号及びそれぞれの単位遅延素子の出力は、乗算器６７〜
７１により適切な定数倍されて、加算器７２にて加算さ
れる。そして、加算器の出力は、位相直線ハイパスフィ
ルターの出力として、出力端子７３から出力される。

【００２２】分離された水平方向高域成分は、増幅回路
２０で適切な量だけ増幅され、非線形処理回路２１で振
幅制限され、加算器７４で入力信号と加算されて出力端
子２２より出力される。非線形処理回路２１は従来例で
も説明したように、図８で示されるようなリミッタ特性
を有する回路である。

【００２３】水平非線形位相直線エンファシスされた映
像信号は、次に、ディジタル垂直非線形エンファシス回
路３に入力され、垂直方向高域成分が非線形エンファシ
スを受ける。　　ディジタル垂直非線形エンファシス回
路のブロック図を図２に示している。動作は、従来例で
示したものと同一であるので省略するが、垂直遅延素子
１０がディジタルメモリーによって構成されている。こ
れによりアナログに遅延素子に比較して波形再現性、伝
送帯域共に優れた垂直非線形エンファシス回路となる。ディジタル垂直遅延素子１０は、映像信号を１水平走査
期間（１Ｈと呼ぶ）を単位として遅延させる素子で、遅
延時間は通常１Ｈであるが２Ｈもしくは１Ｈの整数倍で
もかまわない。

【００２４】この様にして、水平非線形エンファシス処
理及び垂直非線形エンファシス処理された信号は伝送路
４で各種の雑音や歪を伴って伝送される。

【００２５】伝送された信号は、最初、ディジタル垂直
非線形ディエンファシス回路５に入力され、垂直方向高
域成分のディエンファシスを受けると同時に雑音の垂直
方向高域成分を減少させる。ディジタル垂直非線形ディ
エンファシス回路６１の構成は、ディジタル垂直非線形
エンファシス回路２と同様に図２で示される。ただ、エ
ンファシス時、増幅回路１２の増幅率をＶｅ、増幅回路
１４の増幅率を０とした時、ディエンファシス側では、
増幅回路１２、１４ともに増幅率Ｖｄ＝−Ｖｅ／（１＋
Ｖｅ）としなければならない。動作は、エンファシス時
と同様なので省略する。

【００２６】ディジタル垂直非線形ディエンファシスさ
れた映像信号は、次に、水平非線形位相直線ディエンフ
ァシス回路６に入力され水平方向高域成分がディエンフ
ァシスされると同時に雑音の水平方向高域成分を減少さ
せる。水平非線形位相直線ディエンファシスの構成は、
エンファシス時と同様に図３に示される。ただ、エンフ
ァシス側でのフィルターの伝達関数をＨｅ（ω）（ωは
角周波数）、増幅回路２０の増幅率をＡｅとした場合、
ディエンファシス側での伝達関数Ｈｄ（ω）＝Ｈｅ（ω
）／（１＋Ａｅ・Ｈｅ（ω））、増幅率Ａｄ＝−Ａｅと
しなければならない。

【００２７】この様にディエンファシスされて、伝送時
に加わった雑音成分及び歪成分が減少した信号が出力端
子７に出力されることになる。

【００２８】この様に本発明の実施例の非線形信号処理
回路は、水平処理の位相直線化と垂直処理のディジタル
化とにより良好な波形再現性及びエッジ部の雑音の低減
効果が得られる。

【００２９】また、垂直処理と水平処理の順序について
は、本発明のように従来例と順序を入れ換えることによ
り、たとえ、伝送系が多チャンネルアナログ伝送系であ
っても、チャンネル間の特性差が原理的に発生しないの
で、アナログ処理であっても、ディジタル処理であって
も構わない。

【００３０】

【発明の効果】以上の一実施例から明らかなように本発
明によれば、従来、アナログ処理にて処理していた垂直
非線形エンファシスをディジタル化し、位相非直線であ
った水平非線形エンファシスを位相直線化しているので
、良好な波形再現性と画像のエッジ部の雑音の低減効果
が得らる。

【００３１】また、垂直処理と水平処理を従来例とは逆
の順に処理しているので、たとえ、水平処理をアナログ
処理で行い、多チャンネル伝送をしたとしても、原理的
にチャンネル間の特性差が発生しないため、水平非線形
処理部をアナログ処理でもディジタル処理でも構成可能
な非線形信号処理装置を提供できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】ディジタル垂直非線形エンファシス回路のブロ
ック図である。

【図３】水平非線形位相直線エンファシスのブロック図
である。

【図４】従来例を示すブロック図である。

【図５】従来の垂直非線形エンファシスを示すブロック
図である。

【図６】従来の水平非線形エンファシスを示すブロック
図である。

【図７】従来の水平非線形ディエンファシスを示すブロ
ック図である。

【図８】非線形信号処理回路の入出力特性を示す図であ
る。

【図９】位相非線形ハイパスフィルターの回路図である
。

【図１０】位相直線ハイパスフィルターのブロック図で
ある。

【符号の説明】

１，８，１８，２３，３０，４０，４６，５８，６２　
　入力端子７，１７，２２，２９，３９，４５，５１，６１，７３
　　出力端子９，１６，７４，３１，３８，４４，７２　　加算器１
１，３３，４７　　減算器

Claims

【特許請求の範囲】

【請求項１】　　入力映像信号の水平方向高域に対し小
振幅信号ほど振幅の増幅率が大となる非線形処理を施し
た後に、垂直方向高域成分に対してディジタル信号処理
を用いて小振幅信号ほど振幅の増幅率が大となる非線形
処理を施すことを特徴とする非線形信号処理装置。
【請求項２】　　水平方向高域に対する非線形処理が位
相直線処理であることを特徴とする請求項１記載の非線
形信号処理装置。
【請求項３】　　入力映像信号の垂直方向高域成分に対
してディジタル信号処理を用いて小振幅信号ほど振幅を
大きく減衰させる非線形処理を施した後に、水平方向高
域に対し小振幅信号ほど振幅を大きく減衰させる非線形
処理を施すことを特徴とする非線形信号処理装置。
【請求項４】　　水平方向高域に対する非線形処理が位
相直線処理であることを特徴とする請求項３記載の非線
形信号処理装置。