JPH04263189A - シリアル・アクセス・メモリ - Google Patents
シリアル・アクセス・メモリInfo
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- JPH04263189A JPH04263189A JP3016392A JP1639291A JPH04263189A JP H04263189 A JPH04263189 A JP H04263189A JP 3016392 A JP3016392 A JP 3016392A JP 1639291 A JP1639291 A JP 1639291A JP H04263189 A JPH04263189 A JP H04263189A
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- Japan
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- bit
- word
- word line
- decoder
- serial access
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、書き込みと読み出し
とをシリアルに行うシリアル・アクセス・メモリに関す
るものである。
とをシリアルに行うシリアル・アクセス・メモリに関す
るものである。
【０００２】
【従来の技術】近年、コンピュータ端末のディスプレイ
装置，ＶＴＲ，ディジタルＴＶなどに含まれるディジタ
ル処理回路及びファクシミリなどに含まれる画像処理回
路の分野においてはシリアル・アクセス・メモリ（シリ
アル・アクセス・ライン・メモリとも称する。）が多用
されている。
装置，ＶＴＲ，ディジタルＴＶなどに含まれるディジタ
ル処理回路及びファクシミリなどに含まれる画像処理回
路の分野においてはシリアル・アクセス・メモリ（シリ
アル・アクセス・ライン・メモリとも称する。）が多用
されている。
【０００３】従来は、例えば電子技術１９８７−１，１
０３ページの「ＦＩＦＯ構成高速ラインメモリ」内の図
３に示されるように、汎用のＲＡＭやＲＯＭと周辺回路
（アドレス・カウンタなど）でこの機能を実現したが、
近年の集積能力の向上とともにＲＡＭやＲＯＭと周辺回
路を１チップ化した特定用途向けの専用メモリ、さらに
この専用メモリをも内蔵する各種のＬＳＩが出現してき
ている。これにより、高速性，このメモリを含む回路を
設計する際の周辺部品数の削減，設計のしやすさなどの
大きなメリットが生まれる。
０３ページの「ＦＩＦＯ構成高速ラインメモリ」内の図
３に示されるように、汎用のＲＡＭやＲＯＭと周辺回路
（アドレス・カウンタなど）でこの機能を実現したが、
近年の集積能力の向上とともにＲＡＭやＲＯＭと周辺回
路を１チップ化した特定用途向けの専用メモリ、さらに
この専用メモリをも内蔵する各種のＬＳＩが出現してき
ている。これにより、高速性，このメモリを含む回路を
設計する際の周辺部品数の削減，設計のしやすさなどの
大きなメリットが生まれる。
【０００４】図２は従来のシリアル・アクセス・メモリ
を示すブロック図である。同図に示すように、ワードデ
コーダ１からワード線Ｗ１ ないしＷｎ が延設されて
おり、ビットデコーダ２からビット線Ｂ１ ないしＢｍ
が延設されている。また、ワードデコーダ１及びビッ
トデコーダ２には、アドレスクロックＡＣＫを入力し、
これに同期してカウントを行ってカウント出力値を順次
更新するアドレスカウンタ３の出力が与えられている。
を示すブロック図である。同図に示すように、ワードデ
コーダ１からワード線Ｗ１ ないしＷｎ が延設されて
おり、ビットデコーダ２からビット線Ｂ１ ないしＢｍ
が延設されている。また、ワードデコーダ１及びビッ
トデコーダ２には、アドレスクロックＡＣＫを入力し、
これに同期してカウントを行ってカウント出力値を順次
更新するアドレスカウンタ３の出力が与えられている。
【０００５】また、各ワード線Ｗ１ ないしＷｎ には
それぞれメモリセルＭ１１ないしＭ１ｍ，Ｍ２１ないし
Ｍ２ｍ，Ｍ（ｎ−１）１ないしＭ（ｎ−１）ｍ及びＭｎ
１ないしＭｎｍが、各ビット線Ｂ１ ないしＢｍ には
それぞれメモリセルＭ１１ないしＭｎ１，Ｍ１２ないし
Ｍｎ２，Ｍ１（ｍ−１）ないしＭｎ（ｍ−１）及びＭ１
ｍないしＭｎｍが接続されている。
それぞれメモリセルＭ１１ないしＭ１ｍ，Ｍ２１ないし
Ｍ２ｍ，Ｍ（ｎ−１）１ないしＭ（ｎ−１）ｍ及びＭｎ
１ないしＭｎｍが、各ビット線Ｂ１ ないしＢｍ には
それぞれメモリセルＭ１１ないしＭｎ１，Ｍ１２ないし
Ｍｎ２，Ｍ１（ｍ−１）ないしＭｎ（ｍ−１）及びＭ１
ｍないしＭｎｍが接続されている。
【０００６】なお、ワード線Ｗ２ 及びＷｎ−１ 間の
ワード線とビット線Ｂ２ 及びＢｍ−１ 間のビット線
及びそれらに付随するメモリセルは省略されている。ま
た、説明を簡単にするため、ＳＲＡＭにおけるビット線
Ｂ１ ないしＢｍ 上の信号のレベルを反転させたビッ
トバー線は省略する。
ワード線とビット線Ｂ２ 及びＢｍ−１ 間のビット線
及びそれらに付随するメモリセルは省略されている。ま
た、説明を簡単にするため、ＳＲＡＭにおけるビット線
Ｂ１ ないしＢｍ 上の信号のレベルを反転させたビッ
トバー線は省略する。
【０００７】各ビット線Ｂ１ ないしＢｍ のビットデ
コーダ２が接続されていない側にはそれぞれプリチャー
ジ・トランジスタＴ１ ないしＴｍ のソースが接続さ
れており、プリチャージ・トランジスタＴ１ ないしＴ
ｍ のドレイン及びゲートには電源端子Ｖｃｃによって
電源電圧が与えられている。
コーダ２が接続されていない側にはそれぞれプリチャー
ジ・トランジスタＴ１ ないしＴｍ のソースが接続さ
れており、プリチャージ・トランジスタＴ１ ないしＴ
ｍ のドレイン及びゲートには電源端子Ｖｃｃによって
電源電圧が与えられている。
【０００８】次に動作について説明する。アドレスカウ
ンタ３はアドレスクロックＡＣＫをカウントして、その
カウント結果としてカウント出力をワードデコーダ１及
びビットデコーダ２に与える。ワードデコーダ１は、ア
ドレスカウンタ３のアドレスカウントに従って、ワード
線Ｗ１ ないしＷｎ のうちの一本のワード線のみを選
択するようにデコードを行い、ビットデコーダ２は、ア
ドレスカウンタ３からのアドレスカウントに従って、ビ
ット線Ｂ１ ないしＢｍ のうちの一本のビット線のみ
を選択するようにデコードを行う。このようにしてそれ
ぞれ１本ずつ選択されたワード線とビット線に接続され
た唯一のメモリセルの内容に対して読み出し或いは書き
込みが行われる。
ンタ３はアドレスクロックＡＣＫをカウントして、その
カウント結果としてカウント出力をワードデコーダ１及
びビットデコーダ２に与える。ワードデコーダ１は、ア
ドレスカウンタ３のアドレスカウントに従って、ワード
線Ｗ１ ないしＷｎ のうちの一本のワード線のみを選
択するようにデコードを行い、ビットデコーダ２は、ア
ドレスカウンタ３からのアドレスカウントに従って、ビ
ット線Ｂ１ ないしＢｍ のうちの一本のビット線のみ
を選択するようにデコードを行う。このようにしてそれ
ぞれ１本ずつ選択されたワード線とビット線に接続され
た唯一のメモリセルの内容に対して読み出し或いは書き
込みが行われる。
【０００９】なお、ビット線Ｂ１ ないしＢｍ はビッ
トデコーダ２内の図示しないビット線選択用トランジス
タに接続されており、このトランジスタに接続されたセ
ンスアンプ及びライトドライバによって、それぞれメモ
リセルＭ１１ないしＭｎｍの記憶内容の読み出しや書き
込みが行われる。
トデコーダ２内の図示しないビット線選択用トランジス
タに接続されており、このトランジスタに接続されたセ
ンスアンプ及びライトドライバによって、それぞれメモ
リセルＭ１１ないしＭｎｍの記憶内容の読み出しや書き
込みが行われる。
【００１０】各メモリセルＭ１１ないしＭｎｍには例え
ば図２に示すようにアドレス（１１）ないし（ｎｍ）が
付与されており、メモリセルはアドレス値の小さいメモ
リセルから大きいメモリセルの順でアクセスされる。ア
ドレスカウンタ３はアドレスクロックＡＣＫに同期して
カウント出力を生成し、ワードデコーダ１及びビットデ
コーダ２はこのカウント出力によってデコードを行うの
で、ワードデコーダ１，ビットデコーダ２及びアドレス
カウンタ３によってシリアル・アクセス機能を実現する
場合、アドレスカウンタ３内のカウント出力を発生する
ためのカウント回路及びワードデコーダ１とビットデコ
ーダ２のデコードのデコードパターンを適当に構成する
ことによって、メモリセルＭ１１ないしＭｎｍの物理的
位置と付与されるアドレスとの関係に規則性を持たせる
必要はなく、その関係は考慮されなかった。
ば図２に示すようにアドレス（１１）ないし（ｎｍ）が
付与されており、メモリセルはアドレス値の小さいメモ
リセルから大きいメモリセルの順でアクセスされる。ア
ドレスカウンタ３はアドレスクロックＡＣＫに同期して
カウント出力を生成し、ワードデコーダ１及びビットデ
コーダ２はこのカウント出力によってデコードを行うの
で、ワードデコーダ１，ビットデコーダ２及びアドレス
カウンタ３によってシリアル・アクセス機能を実現する
場合、アドレスカウンタ３内のカウント出力を発生する
ためのカウント回路及びワードデコーダ１とビットデコ
ーダ２のデコードのデコードパターンを適当に構成する
ことによって、メモリセルＭ１１ないしＭｎｍの物理的
位置と付与されるアドレスとの関係に規則性を持たせる
必要はなく、その関係は考慮されなかった。
【００１１】
【発明が解決しようとする課題】従来のシリアル・アク
セス・メモリは、以上のように構成されており、あるメ
モリセルをアクセスするためにはこのメモリセルが接続
されているワード線とビット線がそれぞれ１本ずつ選択
される。また、あるワード線が選択されるとこの選択さ
れたワード線に接続されているすべてのメモリセル内の
トランスファゲート（図示せず）がオンする。
セス・メモリは、以上のように構成されており、あるメ
モリセルをアクセスするためにはこのメモリセルが接続
されているワード線とビット線がそれぞれ１本ずつ選択
される。また、あるワード線が選択されるとこの選択さ
れたワード線に接続されているすべてのメモリセル内の
トランスファゲート（図示せず）がオンする。
【００１２】メモリセル内のトランスファゲートがオン
すると、このメモリセルが接続されているビット線の電
位がメモリセルの記憶内容と同じレベルになる。
すると、このメモリセルが接続されているビット線の電
位がメモリセルの記憶内容と同じレベルになる。
【００１３】次に別のワード線が選択されたとき、同じ
ようにこのワード線に接続されたメモリセル内のトラン
スファゲートがオンする。このとき、直前に選択された
ワード線（例えばワード線Ｗ１ ）とこの新たに選択
されたワード線（例えばワード線Ｗ２ ）にそれぞれ接
続されているメモリセルのうち、同一ビット線に接続さ
れているメモリセル同士、すなわちメモリセルＭ１１と
Ｍ２１，Ｍ１２とＭ２２，Ｍ１（ｍ−１）とＭ２（ｍ−
１）及びＭ１ｍとＭ２ｍそれぞれの記憶内容が異なる場
合が発生する。
ようにこのワード線に接続されたメモリセル内のトラン
スファゲートがオンする。このとき、直前に選択された
ワード線（例えばワード線Ｗ１ ）とこの新たに選択
されたワード線（例えばワード線Ｗ２ ）にそれぞれ接
続されているメモリセルのうち、同一ビット線に接続さ
れているメモリセル同士、すなわちメモリセルＭ１１と
Ｍ２１，Ｍ１２とＭ２２，Ｍ１（ｍ−１）とＭ２（ｍ−
１）及びＭ１ｍとＭ２ｍそれぞれの記憶内容が異なる場
合が発生する。
【００１４】この場合、例えばメモリセルＭ１１の記憶
内容が“０”，メモリセルＭ２１の記憶内容が“１”の
とき、ビット線Ｂ１ 上の電位を“Ｌ”から“Ｈ”に充
電するために、ビット線Ｂ１ 上の電位が“Ｈ”に確定
するまでの期間プリチャージトランジスタＴ１ からビ
ット線Ｂ１ に対して過渡電流が流れる。
内容が“０”，メモリセルＭ２１の記憶内容が“１”の
とき、ビット線Ｂ１ 上の電位を“Ｌ”から“Ｈ”に充
電するために、ビット線Ｂ１ 上の電位が“Ｈ”に確定
するまでの期間プリチャージトランジスタＴ１ からビ
ット線Ｂ１ に対して過渡電流が流れる。
【００１５】逆に、メモリセルＭ１１の記憶内容が“１
”，メモリセルＭ２１の記憶内容が“０”のときは、ビ
ット線Ｂ１ 上の電位を“Ｈ”から“Ｌ”に放電するた
めに、ビット線Ｂ１ 上の電位が“Ｌ”に確定するまで
の期間ビット線Ｂ１ からメモリセルＭ２１に対して過
渡電流が流れる。
”，メモリセルＭ２１の記憶内容が“０”のときは、ビ
ット線Ｂ１ 上の電位を“Ｈ”から“Ｌ”に放電するた
めに、ビット線Ｂ１ 上の電位が“Ｌ”に確定するまで
の期間ビット線Ｂ１ からメモリセルＭ２１に対して過
渡電流が流れる。
【００１６】したがって、このシリアル・アクセス・メ
モリ内のすべてのメモリセルをアクセスする上で、（シ
リアル・アクセス・メモリは１サイクルですべてのメモ
リセルが１回ずつアクセスされる。）ワード線が非選択
状態から選択状態になる回数が多ければ多いほど過渡電
流が流れる可能性が高くなり、消費電力が大きくなる。
モリ内のすべてのメモリセルをアクセスする上で、（シ
リアル・アクセス・メモリは１サイクルですべてのメモ
リセルが１回ずつアクセスされる。）ワード線が非選択
状態から選択状態になる回数が多ければ多いほど過渡電
流が流れる可能性が高くなり、消費電力が大きくなる。
【００１７】この発明は上記のような問題点を解決する
ためになされたもので、シリアル・アクセス・メモリ内
のメモリセルＭ１１ないしＭｎｍを１回ずつアクセスす
る際に発生するビット線充放電電流を低減できるシリア
ル・アクセス・メモリを得ることを目的としている。
ためになされたもので、シリアル・アクセス・メモリ内
のメモリセルＭ１１ないしＭｎｍを１回ずつアクセスす
る際に発生するビット線充放電電流を低減できるシリア
ル・アクセス・メモリを得ることを目的としている。
【００１８】
【課題を解決するための手段】この発明に係るシリアル
・アクセス・メモリは、選択されたワード線に接続され
たすべてのメモリセルがアクセスされた後にこの選択さ
れたワード線とは異なるワード線を選択するように構成
されている。
・アクセス・メモリは、選択されたワード線に接続され
たすべてのメモリセルがアクセスされた後にこの選択さ
れたワード線とは異なるワード線を選択するように構成
されている。
【００１９】
【作用】この発明におけるシリアル・アクセス・メモリ
は、選択されたワード線に接続されたすべてのメモリセ
ルがアクセスされた後にこの選択されたワード線とは異
なるワード線を選択しているので、このシリアル・アク
セス・メモリ内のすべてのメモリセルを１回ずつアクセ
スするときに、ワード線を選択する回数を最小にするこ
とができる。
は、選択されたワード線に接続されたすべてのメモリセ
ルがアクセスされた後にこの選択されたワード線とは異
なるワード線を選択しているので、このシリアル・アク
セス・メモリ内のすべてのメモリセルを１回ずつアクセ
スするときに、ワード線を選択する回数を最小にするこ
とができる。
【００２０】
【実施例】図１はこの発明によるシリアル・アクセス・
メモリの一実施例を示すブロック図である。同図に示す
ように、ワードデコーダ１からワード線Ｗ１ないしＷｎ
が延設されており、ビットデコーダ２からビット線Ｂ
１ ないしＢｍ が延設されている。また、ワードデコ
ーダ１及びビットデコーダ２には、アドレスクロックＡ
ＣＫを入力し、これに同期してカウントを行い、カウン
ト出力値を順次更新するアドレスカウンタ３の出力が与
えられている。
メモリの一実施例を示すブロック図である。同図に示す
ように、ワードデコーダ１からワード線Ｗ１ないしＷｎ
が延設されており、ビットデコーダ２からビット線Ｂ
１ ないしＢｍ が延設されている。また、ワードデコ
ーダ１及びビットデコーダ２には、アドレスクロックＡ
ＣＫを入力し、これに同期してカウントを行い、カウン
ト出力値を順次更新するアドレスカウンタ３の出力が与
えられている。
【００２１】また、各ワード線Ｗ１ ないしＷｎ には
それぞれメモリセルＭ１１ないしＭ１ｍ，Ｍ２１ないし
Ｍ２ｍ，Ｍ（ｎ−１）１ないしＭ（ｎ−１）ｍ及びＭｎ
１ないしＭｎｍが、各ビット線Ｂ１ ないしＢｍ には
それぞれメモリセルＭ１１ないしＭｎ１，Ｍ１２ないし
Ｍｎ２，Ｍ１（ｍ−１）ないしＭｎ（ｍ−１）及びＭ１
ｍないしＭｎｍが接続されている。
それぞれメモリセルＭ１１ないしＭ１ｍ，Ｍ２１ないし
Ｍ２ｍ，Ｍ（ｎ−１）１ないしＭ（ｎ−１）ｍ及びＭｎ
１ないしＭｎｍが、各ビット線Ｂ１ ないしＢｍ には
それぞれメモリセルＭ１１ないしＭｎ１，Ｍ１２ないし
Ｍｎ２，Ｍ１（ｍ−１）ないしＭｎ（ｍ−１）及びＭ１
ｍないしＭｎｍが接続されている。
【００２２】各ビット線Ｂ１ ないしＢｍ のビットデ
コーダ２が接続されていない側にはそれぞれプリチャー
ジ・トランジスタＴ１ ないしＴｍ のソースが接続さ
れており、プリチャージ・トランジスタＴ１ ないしＴ
ｍ のドレイン及びゲートには電源端子Ｖｃｃによって
電源電圧が与えられている。
コーダ２が接続されていない側にはそれぞれプリチャー
ジ・トランジスタＴ１ ないしＴｍ のソースが接続さ
れており、プリチャージ・トランジスタＴ１ ないしＴ
ｍ のドレイン及びゲートには電源端子Ｖｃｃによって
電源電圧が与えられている。
【００２３】次に動作について説明する。アドレスカウ
ンタ３はアドレスクロックＡＣＫをカウントして、その
カウント結果としてカウント出力をワードデコーダ１及
びビットデコーダ２に与える。ワードデコード１は、ア
ドレスカウンタ３のアドレスカウントに従って、ワード
線Ｗ１ ないしＷｎ のうちの一本のワード線のみを選
択するようにデコードを行い、ビットデコーダ２は、ア
ドレスカウンタ３からのアドレスカウントに従って、ビ
ット線Ｂ１ ないしＢｍ のうちの一本のビット線のみ
を選択するようにデコードを行う。
ンタ３はアドレスクロックＡＣＫをカウントして、その
カウント結果としてカウント出力をワードデコーダ１及
びビットデコーダ２に与える。ワードデコード１は、ア
ドレスカウンタ３のアドレスカウントに従って、ワード
線Ｗ１ ないしＷｎ のうちの一本のワード線のみを選
択するようにデコードを行い、ビットデコーダ２は、ア
ドレスカウンタ３からのアドレスカウントに従って、ビ
ット線Ｂ１ ないしＢｍ のうちの一本のビット線のみ
を選択するようにデコードを行う。
【００２４】このようにしてそれぞれ１本ずつ選択され
たワード線とビット線に接続された唯一のメモリセルの
内容に対して読み出し或いは書き込みが行われる。
たワード線とビット線に接続された唯一のメモリセルの
内容に対して読み出し或いは書き込みが行われる。
【００２５】各メモリセルＭ１１ないしＭｎｍには図１
に示すようにそれぞれアドレス（１１）ないし（ｎｍ）
が付与されており、メモリセルはこの順でアクセスされ
る。
に示すようにそれぞれアドレス（１１）ないし（ｎｍ）
が付与されており、メモリセルはこの順でアクセスされ
る。
【００２６】すなわち、まず、ワード線Ｗ１ 及びビッ
ト線Ｂ１ が選択されて、アドレス（１１）が付与され
たメモリセルＭ１１がアクセスされる。次にワード線Ｗ
１ の選択はそのままでビット線Ｂ２ が選択されてア
ドレス（１２）が付与されたメモリセルＭ１２がアクセ
スされる。このようにして、以後ワード線Ｗ１ は選択
状態にしたままビット線Ｂｍ−１ 及びＢｍ が選択さ
れて、それぞれアドレス（１（ｍ−１）） 及び（１ｍ
）が付与されたメモリセルＭ１（ｍ−１）及びＭ１ｍが
アクセスされる。
ト線Ｂ１ が選択されて、アドレス（１１）が付与され
たメモリセルＭ１１がアクセスされる。次にワード線Ｗ
１ の選択はそのままでビット線Ｂ２ が選択されてア
ドレス（１２）が付与されたメモリセルＭ１２がアクセ
スされる。このようにして、以後ワード線Ｗ１ は選択
状態にしたままビット線Ｂｍ−１ 及びＢｍ が選択さ
れて、それぞれアドレス（１（ｍ−１）） 及び（１ｍ
）が付与されたメモリセルＭ１（ｍ−１）及びＭ１ｍが
アクセスされる。
【００２７】次にワード線Ｗ１ を非選択状態に、ワー
ド線Ｗ２ を選択状態にして、アドレス（２１）ないし
（２ｍ）が付与されたメモリセルＭ２１ないしＭ２ｍが
順にアクセスされる。次にワード線Ｗ２ を非選択状態
に、ワード線Ｗｎ−１ を選択状態にして、アドレス（
（ｎ−１）１）ないし（（ｎ−１）ｍ）が付与されたメ
モリセルＭ（ｎ−１）１ないしＭ（ｎ−１）ｍが順にア
クセスされる。最後にワード線Ｗｎ−１ を非選択状態
に、ワード線Ｗｎ を選択状態にして、アドレス（ｎ１
）ないし（ｎｍ）が付与されたメモリセルＭｎ１ないし
Ｍｎｍ順にアクセスされて１サイクルが完了し、次に再
びワード線Ｗ１．が選択される。
ド線Ｗ２ を選択状態にして、アドレス（２１）ないし
（２ｍ）が付与されたメモリセルＭ２１ないしＭ２ｍが
順にアクセスされる。次にワード線Ｗ２ を非選択状態
に、ワード線Ｗｎ−１ を選択状態にして、アドレス（
（ｎ−１）１）ないし（（ｎ−１）ｍ）が付与されたメ
モリセルＭ（ｎ−１）１ないしＭ（ｎ−１）ｍが順にア
クセスされる。最後にワード線Ｗｎ−１ を非選択状態
に、ワード線Ｗｎ を選択状態にして、アドレス（ｎ１
）ないし（ｎｍ）が付与されたメモリセルＭｎ１ないし
Ｍｎｍ順にアクセスされて１サイクルが完了し、次に再
びワード線Ｗ１．が選択される。
【００２８】このようにアクセスすることで、１サイク
ル中にワード線が非選択状態から選択状態に変化する回
数はワード線の本数であるｎになる。
ル中にワード線が非選択状態から選択状態に変化する回
数はワード線の本数であるｎになる。
【００２９】アドレスカウンタ３は簡単なバイナリ・カ
ウンタで構成することができ、このバイナリ・カウンタ
の複数のカウント出力のうち例えば、カウント出力ａを
ワードデコーダ１に、カウント出力ｂをビットデコーダ
２に与え、カウント出力ａの値が１度変化する期間にカ
ウント出力ｂがビット線の本数であるｍ回変化するよう
に、またカウント出力ｂの値がワード線の本数であるｎ
回変化した後に元の値に戻るように構成すればよい。ま
た、ワードデコーダ１はアドレスカウンタ３からのカウ
ント出力ａの値の変化によって順次ワード線Ｗ１ から
Ｗｎ を選択するようにデコーダ回路を構成し、ビット
デコーダ２はアドレスカウンタ３からのカウント出力ｂ
の値の変化によって順次ビット線Ｂ１ ないしＢｍ を
選択するようにデコーダ回路を構成すれば良い。
ウンタで構成することができ、このバイナリ・カウンタ
の複数のカウント出力のうち例えば、カウント出力ａを
ワードデコーダ１に、カウント出力ｂをビットデコーダ
２に与え、カウント出力ａの値が１度変化する期間にカ
ウント出力ｂがビット線の本数であるｍ回変化するよう
に、またカウント出力ｂの値がワード線の本数であるｎ
回変化した後に元の値に戻るように構成すればよい。ま
た、ワードデコーダ１はアドレスカウンタ３からのカウ
ント出力ａの値の変化によって順次ワード線Ｗ１ から
Ｗｎ を選択するようにデコーダ回路を構成し、ビット
デコーダ２はアドレスカウンタ３からのカウント出力ｂ
の値の変化によって順次ビット線Ｂ１ ないしＢｍ を
選択するようにデコーダ回路を構成すれば良い。
【００３０】以上のように、この発明によれば、選択さ
れたワード線に接続されているすべてのメモリセルをア
クセスしてから次にアクセスするメモリセルが接続され
たワード線を選択しているので、ワード線を選択する回
数がワード線の本数に等しくなり、ワード線を選択する
際に流れる過渡電流を最小にすることができる。
れたワード線に接続されているすべてのメモリセルをア
クセスしてから次にアクセスするメモリセルが接続され
たワード線を選択しているので、ワード線を選択する回
数がワード線の本数に等しくなり、ワード線を選択する
際に流れる過渡電流を最小にすることができる。
【００３１】なお、この実施例ではワード線Ｗ１ ない
しＷｎ をＷ１ からＷｎ の順で、ビット線Ｂ１ な
いしＢｍ をＢ１ からＢｍ の順で選択しているが、
この順序は１サイクルですべてのワード線を１回ずつ選
択し、あるワード線が選択状態のときにビット線をすべ
て１回ずつ選択しさえすれば、どのような順序で行って
もよい。
しＷｎ をＷ１ からＷｎ の順で、ビット線Ｂ１ な
いしＢｍ をＢ１ からＢｍ の順で選択しているが、
この順序は１サイクルですべてのワード線を１回ずつ選
択し、あるワード線が選択状態のときにビット線をすべ
て１回ずつ選択しさえすれば、どのような順序で行って
もよい。
【００３２】また、この発明は単体のシリアル・アクセ
ス・メモリ以外に、半導体集積回路に含まれるシリアル
・アクセス・メモリにも適用可能である。
ス・メモリ以外に、半導体集積回路に含まれるシリアル
・アクセス・メモリにも適用可能である。
【００３３】
【発明の効果】以上のように、この発明によれば、選択
されたワード線に接続されたすべてのメモリセルがアク
セスされた後にこの選択されたワード線とは異なるワー
ド線を選択しているので、シリアル・アクセス・メモリ
内の全メモリセルをアクセスするときにワード線を選択
する回数を最小にすることができ、ワード線選択時にビ
ット線のレベルを確定するために流れる過渡電流を最小
にして消費電力を低減することができるという効果があ
る。
されたワード線に接続されたすべてのメモリセルがアク
セスされた後にこの選択されたワード線とは異なるワー
ド線を選択しているので、シリアル・アクセス・メモリ
内の全メモリセルをアクセスするときにワード線を選択
する回数を最小にすることができ、ワード線選択時にビ
ット線のレベルを確定するために流れる過渡電流を最小
にして消費電力を低減することができるという効果があ
る。
【図１】この発明によるシリアル・アクセス・メモリを
示すブロック図である。
示すブロック図である。
【図２】従来のシリアル・アクセス・メモリを示すブロ
ック図である。
ック図である。
１ ワードデコーダ
２ ビットデコーダ
３ アドレスカウンタ
Ｗ１ 〜Ｗｎ ワード線
Ｂ１ 〜Ｂｍ ビット線
Ｍ１１〜Ｍｎｍ メモリセル
Claims (1)
- 【請求項１】 書き込みと読み出しをシリアルに行う
シリアル・アクセス・メモリであって、選択されたワー
ド線に接続されたすべてのメモリセルをアクセスした後
に前記選択されたワード線とは異なるワード線を選択す
るようにしたことを特徴とするシリアル・アクセス・メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016392A JPH04263189A (ja) | 1991-02-07 | 1991-02-07 | シリアル・アクセス・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016392A JPH04263189A (ja) | 1991-02-07 | 1991-02-07 | シリアル・アクセス・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04263189A true JPH04263189A (ja) | 1992-09-18 |
Family
ID=11914977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3016392A Pending JPH04263189A (ja) | 1991-02-07 | 1991-02-07 | シリアル・アクセス・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04263189A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS579372B2 (ja) * | 1973-06-22 | 1982-02-20 |
-
1991
- 1991-02-07 JP JP3016392A patent/JPH04263189A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS579372B2 (ja) * | 1973-06-22 | 1982-02-20 |
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