JPH04263198A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH04263198A JPH04263198A JP3045777A JP4577791A JPH04263198A JP H04263198 A JPH04263198 A JP H04263198A JP 3045777 A JP3045777 A JP 3045777A JP 4577791 A JP4577791 A JP 4577791A JP H04263198 A JPH04263198 A JP H04263198A
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- Japan
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- data
- memory
- chip
- cpu
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- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ装置に関し、特
に履歴データを保存するためのメモリ装置に関するもの
である。
に履歴データを保存するためのメモリ装置に関するもの
である。
【０００２】多重伝送装置等は装置内の通常動作状態を
始めとして故障などの警報データをも履歴しておく必要
があり、これらの履歴デ−タは瞬間的に大量且つ高速に
発生するため漏れなく保存しなければならず、また、こ
れらのデ−タは装置の電源が切れている状態でも保存す
る必要がある。
始めとして故障などの警報データをも履歴しておく必要
があり、これらの履歴デ−タは瞬間的に大量且つ高速に
発生するため漏れなく保存しなければならず、また、こ
れらのデ−タは装置の電源が切れている状態でも保存す
る必要がある。
【０００３】
【従来の技術】電源断時等においてもデータを保存する
ためのメモリ素子としては一般的にＥＥＰＲＯＭ（Ｅｌ
ｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐ
ｒｏｇｒａｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏ
ｒｙ）が用いられるが、バイトデ−タを１ペ−ジとして
書き込む場合、１ペ−ジ分書き込んだ後にそのデ−タが
ＥＥＰＲＯＭへ定着するまでに最大約１０ｍｓの時間が
必要になる。このため、瞬間的に大量且つ高速に発生す
るデ−タをＥＥＰＲＯＭに保持をさせる場合は、デ−タ
のページ数×約１０ｍｓの時間だけ書込時間を必要とし
た。
ためのメモリ素子としては一般的にＥＥＰＲＯＭ（Ｅｌ
ｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐ
ｒｏｇｒａｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏ
ｒｙ）が用いられるが、バイトデ−タを１ペ−ジとして
書き込む場合、１ペ−ジ分書き込んだ後にそのデ−タが
ＥＥＰＲＯＭへ定着するまでに最大約１０ｍｓの時間が
必要になる。このため、瞬間的に大量且つ高速に発生す
るデ−タをＥＥＰＲＯＭに保持をさせる場合は、デ−タ
のページ数×約１０ｍｓの時間だけ書込時間を必要とし
た。
【０００４】また、一般にＥＥＰＲＯＭは電気的書換の
回数に比例して劣化が起こる。これは、ＥＥＰＲＯＭを
構成する二酸化シリコンの絶縁層の中に欠陥が存在し、
“０”から“１”、“１”から“０”とデ−タの書換が
行われる回数に比例して二酸化シリコンの絶縁層に電子
の注入が進行し、書換回数が１万回程度になるとキャリ
アの移動度が低下して最終的には常時電流が流れる状態
になり、デ−タ的には常に“０”になってしまうからで
ある。
回数に比例して劣化が起こる。これは、ＥＥＰＲＯＭを
構成する二酸化シリコンの絶縁層の中に欠陥が存在し、
“０”から“１”、“１”から“０”とデ−タの書換が
行われる回数に比例して二酸化シリコンの絶縁層に電子
の注入が進行し、書換回数が１万回程度になるとキャリ
アの移動度が低下して最終的には常時電流が流れる状態
になり、デ−タ的には常に“０”になってしまうからで
ある。
【０００５】一方、このようなＥＥＰＲＯＭ以外の素子
としてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ） などの揮発性メモリを、電源
断時等にバックアップ用バッテリーによりデ−タ保持電
流を供給することで不揮発性メモリと同等の機能を持た
せる技術が知られているが、この場合にはバッテリーに
よるデ−タ保持電流にも限りがあり永久的な保持とはな
らず、またバッテリー出力電圧も常時監視しておく必要
が生じる。更に、完全を期すためにはバッテリー充電用
の回路を別途付加しなければならない。
としてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ） などの揮発性メモリを、電源
断時等にバックアップ用バッテリーによりデ−タ保持電
流を供給することで不揮発性メモリと同等の機能を持た
せる技術が知られているが、この場合にはバッテリーに
よるデ−タ保持電流にも限りがあり永久的な保持とはな
らず、またバッテリー出力電圧も常時監視しておく必要
が生じる。更に、完全を期すためにはバッテリー充電用
の回路を別途付加しなければならない。
【０００６】そこで、ＥＥＰＲＯＭとＳＲＡＭの両者を
用い、電源オン時にはＥＥＰＲＯＭのデータをＳＲＡＭ
へ移し、電源オフに先立ってＳＲＡＭのデータをＥＥＰ
ＲＯＭにセーブするメモリ制御方式が用いられるように
なり、特に特開昭６３−６６７９７号公報では、電源オ
ン時にＳＲＡＭのデータが書き換えられたか否かを記憶
しておき、書換が有ったときに電源がオフになった場合
だけＳＲＡＭ内のペ−ジデ−タをＥＥＰＲＯＭに移して
ＥＥＰＲＯＭの書換回数を減少させており、更に特開平
１−２４５４９６号公報においては、ＳＲＡＭからＥＥ
ＰＲＯＭへの書換回数をＥＥＰＲＯＭに書込みながらカ
ウントを行ってＥＥＰＲＯＭの書換回数の寿命を知らせ
るようにしている。
用い、電源オン時にはＥＥＰＲＯＭのデータをＳＲＡＭ
へ移し、電源オフに先立ってＳＲＡＭのデータをＥＥＰ
ＲＯＭにセーブするメモリ制御方式が用いられるように
なり、特に特開昭６３−６６７９７号公報では、電源オ
ン時にＳＲＡＭのデータが書き換えられたか否かを記憶
しておき、書換が有ったときに電源がオフになった場合
だけＳＲＡＭ内のペ−ジデ−タをＥＥＰＲＯＭに移して
ＥＥＰＲＯＭの書換回数を減少させており、更に特開平
１−２４５４９６号公報においては、ＳＲＡＭからＥＥ
ＰＲＯＭへの書換回数をＥＥＰＲＯＭに書込みながらカ
ウントを行ってＥＥＰＲＯＭの書換回数の寿命を知らせ
るようにしている。
【０００７】
【発明が解決しようとする課題】しかしながら、正確な
ＥＥＰＲＯＭの書換寿命は、周囲温度等の使用状況や素
子固有の寿命に左右されるので、単に書換回数をカウン
トしただけでは判明しない。そして、正確な書換寿命を
判断するには、やはりＥＥＰＲＯＭにデ−タが正確に書
き込まれたか否かを読み出して調べなければならない。
ＥＥＰＲＯＭの書換寿命は、周囲温度等の使用状況や素
子固有の寿命に左右されるので、単に書換回数をカウン
トしただけでは判明しない。そして、正確な書換寿命を
判断するには、やはりＥＥＰＲＯＭにデ−タが正確に書
き込まれたか否かを読み出して調べなければならない。
【０００８】しかしながら、瞬間的に大量且つ高速に発
生するデ−タを漏れなく保存するためには、書き込んだ
デ−タが正確に書き込まれたか否かを読みだして調べる
という動作は即時に発生するデ−タの履歴を確実に遅ら
せ、仮に電源がオフになった場合にその時点での履歴が
残らないという危険性がある。
生するデ−タを漏れなく保存するためには、書き込んだ
デ−タが正確に書き込まれたか否かを読みだして調べる
という動作は即時に発生するデ−タの履歴を確実に遅ら
せ、仮に電源がオフになった場合にその時点での履歴が
残らないという危険性がある。
【０００９】従って、本発明は、不揮発性メモリと揮発
性メモリとで構成され、不揮発性メモリにデ−タが正確
に書き込まれたか否かを読み出して調べると共にその調
べの最中であってもデ−タが発生した瞬間に不揮発性メ
モリにデ−タを残すことができるメモリ装置を実現する
ことを目的とする。
性メモリとで構成され、不揮発性メモリにデ−タが正確
に書き込まれたか否かを読み出して調べると共にその調
べの最中であってもデ−タが発生した瞬間に不揮発性メ
モリにデ−タを残すことができるメモリ装置を実現する
ことを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め、本発明に係るメモリ装置は、図１に原理的に示すよ
うに、マスタＣＰＵ１と、該マスタＣＰＵ１により割込
起動されるスレーブＣＰＵ２と、各ＣＰＵ１，２のデー
タバス２０，２２及びアドレスバス２１，２３に接続さ
れたデュアルポートを有し、該マスタＣＰＵ１の制御の
下に入力データを保管する揮発性メモリ３と、該揮発性
メモリ３の領域と少なくとも同じ大きさを有し、複数の
メモリチップ４１ 〜４ｎ で構成された不揮発性メモ
リアレイ４と、該マスタＣＰＵ１のデータバス２０及び
アドレスバス２１に接続されて特定メモリ領域単位に該
メモリチップを選択して該揮発性メモリ３のデータを書
き写すと共にその書込回数を書き込む書込選択回路５と
、該メモリアレイ４中のどのメモリチップのデ−タが書
込終了し読出可能の状態になったかを該データバス２２
を介して該スレーブＣＰＵ２に知らせるチップレディ検
出回路６と、該スレーブＣＰＵ２のデータバス２２及び
アドレスバス２３に接続されて該特定メモリ領域単位に
該チップレディ検出回路６で検出された該メモリチップ
を選択してそのデータを読み出す読出・書込選択回路７
とを備え、該スレーブＣＰＵ２が該読出可能なメモリチ
ップからデータを読み出すと共に該データ中の書込回数
が最低保証書込回数に達しているときに該揮発性メモリ
中の同じデータと比較し、異なっているときには該デー
タを該読出・書込選択回路７を介して該読み出したメモ
リチップ内の未使用領域に新たに書き直すように構成し
ている。
め、本発明に係るメモリ装置は、図１に原理的に示すよ
うに、マスタＣＰＵ１と、該マスタＣＰＵ１により割込
起動されるスレーブＣＰＵ２と、各ＣＰＵ１，２のデー
タバス２０，２２及びアドレスバス２１，２３に接続さ
れたデュアルポートを有し、該マスタＣＰＵ１の制御の
下に入力データを保管する揮発性メモリ３と、該揮発性
メモリ３の領域と少なくとも同じ大きさを有し、複数の
メモリチップ４１ 〜４ｎ で構成された不揮発性メモ
リアレイ４と、該マスタＣＰＵ１のデータバス２０及び
アドレスバス２１に接続されて特定メモリ領域単位に該
メモリチップを選択して該揮発性メモリ３のデータを書
き写すと共にその書込回数を書き込む書込選択回路５と
、該メモリアレイ４中のどのメモリチップのデ−タが書
込終了し読出可能の状態になったかを該データバス２２
を介して該スレーブＣＰＵ２に知らせるチップレディ検
出回路６と、該スレーブＣＰＵ２のデータバス２２及び
アドレスバス２３に接続されて該特定メモリ領域単位に
該チップレディ検出回路６で検出された該メモリチップ
を選択してそのデータを読み出す読出・書込選択回路７
とを備え、該スレーブＣＰＵ２が該読出可能なメモリチ
ップからデータを読み出すと共に該データ中の書込回数
が最低保証書込回数に達しているときに該揮発性メモリ
中の同じデータと比較し、異なっているときには該デー
タを該読出・書込選択回路７を介して該読み出したメモ
リチップ内の未使用領域に新たに書き直すように構成し
ている。
【００１１】
【作用】図１に示した本発明に係るメモリ装置の動作を
図２に示したフローチャートを参照して以下に説明する
。
図２に示したフローチャートを参照して以下に説明する
。
【００１２】デ−タが瞬時に大量に発生した場合に（図
２のステップＳ１）、マスタＣＰＵ１は入力デ−タを一
度に不揮発性メモリアレイ４に書き込むことが不可能な
ため、始め揮発性メモリ３に保管する（同Ｓ２）。その
後、マスタＣＰＵ１はデータバス２０及びアドレスバス
２１を介して書込選択回路５によりメモリアレイ４を構
成するメモリチップ４１ 〜４ｎ に一度に書き込める
程度のバイト数（通常、１〜８バイト）を１ペ−ジの形
式にして各メモリチップに順々にアドレスを更新しなが
ら書き写して行く（同Ｓ３）。従って、メモリチップ数
ｎと等しいｎペ−ジ分は待ち時間無しで一度に不揮発性
メモリアレイ４に書き込むことができる。そして、マス
タＣＰＵ１は自分の動作が終了したのでスレーブＣＰＵ
２を制御して起動を掛ける（同Ｓ４）。
２のステップＳ１）、マスタＣＰＵ１は入力デ−タを一
度に不揮発性メモリアレイ４に書き込むことが不可能な
ため、始め揮発性メモリ３に保管する（同Ｓ２）。その
後、マスタＣＰＵ１はデータバス２０及びアドレスバス
２１を介して書込選択回路５によりメモリアレイ４を構
成するメモリチップ４１ 〜４ｎ に一度に書き込める
程度のバイト数（通常、１〜８バイト）を１ペ−ジの形
式にして各メモリチップに順々にアドレスを更新しなが
ら書き写して行く（同Ｓ３）。従って、メモリチップ数
ｎと等しいｎペ−ジ分は待ち時間無しで一度に不揮発性
メモリアレイ４に書き込むことができる。そして、マス
タＣＰＵ１は自分の動作が終了したのでスレーブＣＰＵ
２を制御して起動を掛ける（同Ｓ４）。
【００１３】起動が掛けられたことを知った（同Ｓ５）
スレーブＣＰＵ２では、チップレディ検出回路６からデ
ータバス２２を介してどのメモリチップがその書込サイ
クルが終了状態にあるかを読み出し（同Ｓ６）、書込み
が終了したばかりのメモリチップに書き込まれたデ−タ
を読出・書込選択回路７により読み出す（同Ｓ７）。
スレーブＣＰＵ２では、チップレディ検出回路６からデ
ータバス２２を介してどのメモリチップがその書込サイ
クルが終了状態にあるかを読み出し（同Ｓ６）、書込み
が終了したばかりのメモリチップに書き込まれたデ−タ
を読出・書込選択回路７により読み出す（同Ｓ７）。
【００１４】各メモリチップには書込データとしてマス
タＣＰＵ１から書込回数も同時に書き込まれるようにな
っており、スレーブＣＰＵ２では、読み出したメモリチ
ップのデータ中の書込回数が最低保証書込回数を超えて
いるか否かを判定し（同Ｓ８）、越えていた場合に限り
、揮発性メモリ３に保管してある同じ領域のデ−タと比
較する（同Ｓ９）。そして、両者が異なる場合は、スレ
ーブＣＰＵ２は読出・書込選択回路７により今のデータ
を読み出したメモリチップの未使用領域に書込領域を変
更して揮発性メモリ３のデータを新たに書き直す（同Ｓ
１０）。
タＣＰＵ１から書込回数も同時に書き込まれるようにな
っており、スレーブＣＰＵ２では、読み出したメモリチ
ップのデータ中の書込回数が最低保証書込回数を超えて
いるか否かを判定し（同Ｓ８）、越えていた場合に限り
、揮発性メモリ３に保管してある同じ領域のデ−タと比
較する（同Ｓ９）。そして、両者が異なる場合は、スレ
ーブＣＰＵ２は読出・書込選択回路７により今のデータ
を読み出したメモリチップの未使用領域に書込領域を変
更して揮発性メモリ３のデータを新たに書き直す（同Ｓ
１０）。
【００１５】このように、スレーブＣＰＵ２が以上の動
作を行っていても、マスタＣＰＵ１の不揮発性メモリア
レイ４へのデータ書込みとは独立しているため、デ−タ
が瞬時に大量に発生した場合であっても、即座に不揮発
性メモリアレイ４のデータを履歴させることが可能とな
る。
作を行っていても、マスタＣＰＵ１の不揮発性メモリア
レイ４へのデータ書込みとは独立しているため、デ−タ
が瞬時に大量に発生した場合であっても、即座に不揮発
性メモリアレイ４のデータを履歴させることが可能とな
る。
【００１６】
【実施例】図３は、本発明に係るメモリ装置の実施例を
示したもので、この実施例では、図１に示したデュアル
ポートの揮発性メモリ３としてＳＲＡＭを用い、不揮発
性メモリ４としてＥＥＰＲＯＭを用いており、不揮発性
メモリ４は更にｎ＝３個のメモリチップ４１ 〜４３
で構成されている。また、書込選択回路５は、マスタＣ
ＰＵ１からアドレスバス２１を介して与えられるアドレ
ス信号ＡＤＤＲに基づいて各メモリチップ４１ 〜４３
を書込選択するためのチップセレクト信号ＣＳを発生
するアドレスデコーダ５０を各メモリチップ４１ 〜４
３ に共通に有し、更に個々のメモリチップ４１ 〜４
３ にそれぞれ、マスタＣＰＵ１からのライトイネーブ
ル信号ＷＥとアドレスデコーダ５０からのチップセレク
ト信号ＣＳとを入力するＡＮＤゲート５１ａ，５１ｂ，
５１ｃと、このＡＮＤゲート５１ａ，５１ｂ，５１ｃの
出力信号により各メモリチップ４１ 〜４３ へのデー
タバス２０、チップセレクト信号ＣＳ、アドレス信号Ａ
ＤＤＲ、及びライトイネーブル信号ＷＥに対するゲート
を開くアービタ５２ａ，５２ｂ，５２ｃとを設けている
。更に、読出・書込選択回路７は、スレーブＣＰＵ２か
らアドレスバス２３を介して与えられるアドレス信号Ａ
ＤＤＲに基づいて各メモリチップ４１ 〜４３ を読出
選択するためのチップセレクト信号ＣＳを発生するアド
レスデコーダ７０を各メモリチップ４１ 〜４３ に共
通に有し、更に個々のメモリチップ４１ 〜４３にそれ
ぞれ、ＡＮＤゲート５１ａ，５１ｂ，５１ｃの出力信号
を反転するインバータ７１ａ，７１ｂ，７１ｃと、この
インバータ７１ａ，７１ｂ，７１ｃの出力信号により各
メモリチップ４１ 〜４３ へのデータバス２２、チッ
プセレクト信号ＣＳ、アドレス信号ＡＤＤＲ、及びリー
ドイネーブル信号ＲＥに対するゲートを開くアービタ７
２ａ，７２ｂ，７２ｃとを設けており、更にアドレスデ
コーダ７０からのタイミング信号とアドレス信号とスレ
ーブＣＰＵ２からデータバス２２を介して受ける再書込
データを書き込むための未使用領域を指定するためのハ
ードレジスタ７３を各メモリチップ４１ 〜４３ に共
通に有している。また、チップレディ検出回路６は各メ
モリチップ４１ 〜４３ のトグル出力（Ｉ／Ｏ）、ア
ドレスデコーダ７０からのタイミング信号及びアドレス
信号を受けてデータバス２２を介して書込終了したメモ
リチップをスレーブＣＰＵ２に知らせるためのハードレ
ジスタで構成されている。
示したもので、この実施例では、図１に示したデュアル
ポートの揮発性メモリ３としてＳＲＡＭを用い、不揮発
性メモリ４としてＥＥＰＲＯＭを用いており、不揮発性
メモリ４は更にｎ＝３個のメモリチップ４１ 〜４３
で構成されている。また、書込選択回路５は、マスタＣ
ＰＵ１からアドレスバス２１を介して与えられるアドレ
ス信号ＡＤＤＲに基づいて各メモリチップ４１ 〜４３
を書込選択するためのチップセレクト信号ＣＳを発生
するアドレスデコーダ５０を各メモリチップ４１ 〜４
３ に共通に有し、更に個々のメモリチップ４１ 〜４
３ にそれぞれ、マスタＣＰＵ１からのライトイネーブ
ル信号ＷＥとアドレスデコーダ５０からのチップセレク
ト信号ＣＳとを入力するＡＮＤゲート５１ａ，５１ｂ，
５１ｃと、このＡＮＤゲート５１ａ，５１ｂ，５１ｃの
出力信号により各メモリチップ４１ 〜４３ へのデー
タバス２０、チップセレクト信号ＣＳ、アドレス信号Ａ
ＤＤＲ、及びライトイネーブル信号ＷＥに対するゲート
を開くアービタ５２ａ，５２ｂ，５２ｃとを設けている
。更に、読出・書込選択回路７は、スレーブＣＰＵ２か
らアドレスバス２３を介して与えられるアドレス信号Ａ
ＤＤＲに基づいて各メモリチップ４１ 〜４３ を読出
選択するためのチップセレクト信号ＣＳを発生するアド
レスデコーダ７０を各メモリチップ４１ 〜４３ に共
通に有し、更に個々のメモリチップ４１ 〜４３にそれ
ぞれ、ＡＮＤゲート５１ａ，５１ｂ，５１ｃの出力信号
を反転するインバータ７１ａ，７１ｂ，７１ｃと、この
インバータ７１ａ，７１ｂ，７１ｃの出力信号により各
メモリチップ４１ 〜４３ へのデータバス２２、チッ
プセレクト信号ＣＳ、アドレス信号ＡＤＤＲ、及びリー
ドイネーブル信号ＲＥに対するゲートを開くアービタ７
２ａ，７２ｂ，７２ｃとを設けており、更にアドレスデ
コーダ７０からのタイミング信号とアドレス信号とスレ
ーブＣＰＵ２からデータバス２２を介して受ける再書込
データを書き込むための未使用領域を指定するためのハ
ードレジスタ７３を各メモリチップ４１ 〜４３ に共
通に有している。また、チップレディ検出回路６は各メ
モリチップ４１ 〜４３ のトグル出力（Ｉ／Ｏ）、ア
ドレスデコーダ７０からのタイミング信号及びアドレス
信号を受けてデータバス２２を介して書込終了したメモ
リチップをスレーブＣＰＵ２に知らせるためのハードレ
ジスタで構成されている。
【００１７】次にこのような実施例の動作を説明すると
、ＥＥＰＲＯＭアレイ４に多ペ−ジデ−タを書き込む場
合に、まずマスタＣＰＵ１からの命令（アドレスＡＤＤ
Ｒ及びチップセレクトＣＳ）により数バイトを１ペ−ジ
としたページデータを一度バッファ代わりのＳＲＡＭ３
に移す。その後、アドレスデコーダ５０からのチップセ
レクト信号ＣＳとライトイネーブル信号ＷＥとをＡＮＤ
ゲート５１ａ〜５１ｃを介して受けたアービタ５２ａ〜
５２ｃがゲートを開く。ＥＥＰＲＯＭアレイ４の内、ま
ず１番目のＥＥＰＲＯＭメモリチップ４１ にＳＲＡＭ
３内の１ペ−ジ分のペ−ジデ−タを書き込む。次に２番
目のメモリチップ４２ にＳＲＡＭ３内の次の１ページ
分のページデータを書き込む。
、ＥＥＰＲＯＭアレイ４に多ペ−ジデ−タを書き込む場
合に、まずマスタＣＰＵ１からの命令（アドレスＡＤＤ
Ｒ及びチップセレクトＣＳ）により数バイトを１ペ−ジ
としたページデータを一度バッファ代わりのＳＲＡＭ３
に移す。その後、アドレスデコーダ５０からのチップセ
レクト信号ＣＳとライトイネーブル信号ＷＥとをＡＮＤ
ゲート５１ａ〜５１ｃを介して受けたアービタ５２ａ〜
５２ｃがゲートを開く。ＥＥＰＲＯＭアレイ４の内、ま
ず１番目のＥＥＰＲＯＭメモリチップ４１ にＳＲＡＭ
３内の１ペ−ジ分のペ−ジデ−タを書き込む。次に２番
目のメモリチップ４２ にＳＲＡＭ３内の次の１ページ
分のページデータを書き込む。
【００１８】この部分の詳細図が図４に示されており、
１ペ−ジデ−タを例えば３２バイトと仮定し、１番目の
ＥＥＰＲＯＭチップ４１ にデ−タを書き込む。１ペ−
ジ内のアドレス管理は１６ビットのアドレスバス２１（
アドレスバス２３も同様）のビットＡ０〜Ａ４で行い、
チップセレクトを行うために使用されるメモリチップの
アドレス管理はビットＡ６〜Ａ１５で行う。その後、こ
のＥＥＰＲＯＭチップ４１ は約１０ｍｓの間、読出も
書込も不可能な状態になるので、ＳＲＡＭ３内の２ペ−
ジ目の３２バイトのペ−ジデ−タは、 ２番目のＥＥＰ
ＲＯＭチップ４２ の（１番目のＥＥＰＲＯＭチップ４
１ に書き込んだチップ内のメモリ領域と）同一の領域
に書き込む。 この場合の書込時間はチップ固有のアクセスタイムだけ
となる。また、チップセレクト信号ＣＳはアドレスデコ
−ダ５０で３２バイト毎に出力する。アービタ５２ａ〜
５２ｃと７２ａ〜７２ｃは、 ３ステートバッファを用
いている。仮にマスタＣＰＵ１により１番目のＥＥＰＲ
ＯＭチップ４１ が、書込みチップとして選択されたと
する。アービタ５２ａは開き７２ａは閉じる。他のマス
タＣＰＵ１によりチップセレクトされないメモリチップ
のアービタは、５２ｂ，５２ｃとも閉じ、７２ｂ，７２
ｃは開く。これよりマスタＣＰＵ１はチップセレクトを
行ったＥＥＰＲＯＭチップ４１ のみアクセスが出来る
。このとき、スレーブＣＰＵ２より見ると、逆にマスタ
ＣＰＵ１によりチップセレクトが行われた１番目のＥＥ
ＰＲＯＭチップ４１ のアービタ７２ａのみ閉じており
、他のマスタＣＰＵ１によりチップセレクトされないメ
モリチップのアービタ７２ｂ，７２ｃはスレーブＣＰＵ
２に対しては開いている。以上により、スレーブＣＰＵ
２はマスタＣＰＵ１によって選択さないメモリチップに
対しての内部のデータを何時でも読みだすことが出来る
。
１ペ−ジデ−タを例えば３２バイトと仮定し、１番目の
ＥＥＰＲＯＭチップ４１ にデ−タを書き込む。１ペ−
ジ内のアドレス管理は１６ビットのアドレスバス２１（
アドレスバス２３も同様）のビットＡ０〜Ａ４で行い、
チップセレクトを行うために使用されるメモリチップの
アドレス管理はビットＡ６〜Ａ１５で行う。その後、こ
のＥＥＰＲＯＭチップ４１ は約１０ｍｓの間、読出も
書込も不可能な状態になるので、ＳＲＡＭ３内の２ペ−
ジ目の３２バイトのペ−ジデ−タは、 ２番目のＥＥＰ
ＲＯＭチップ４２ の（１番目のＥＥＰＲＯＭチップ４
１ に書き込んだチップ内のメモリ領域と）同一の領域
に書き込む。 この場合の書込時間はチップ固有のアクセスタイムだけ
となる。また、チップセレクト信号ＣＳはアドレスデコ
−ダ５０で３２バイト毎に出力する。アービタ５２ａ〜
５２ｃと７２ａ〜７２ｃは、 ３ステートバッファを用
いている。仮にマスタＣＰＵ１により１番目のＥＥＰＲ
ＯＭチップ４１ が、書込みチップとして選択されたと
する。アービタ５２ａは開き７２ａは閉じる。他のマス
タＣＰＵ１によりチップセレクトされないメモリチップ
のアービタは、５２ｂ，５２ｃとも閉じ、７２ｂ，７２
ｃは開く。これよりマスタＣＰＵ１はチップセレクトを
行ったＥＥＰＲＯＭチップ４１ のみアクセスが出来る
。このとき、スレーブＣＰＵ２より見ると、逆にマスタ
ＣＰＵ１によりチップセレクトが行われた１番目のＥＥ
ＰＲＯＭチップ４１ のアービタ７２ａのみ閉じており
、他のマスタＣＰＵ１によりチップセレクトされないメ
モリチップのアービタ７２ｂ，７２ｃはスレーブＣＰＵ
２に対しては開いている。以上により、スレーブＣＰＵ
２はマスタＣＰＵ１によって選択さないメモリチップに
対しての内部のデータを何時でも読みだすことが出来る
。
【００１９】このようにしてマスタＣＰＵ１はＥＥＰＲ
ＯＭアレイ４の各メモリチップ４１〜４３ に３２バイ
トのペ−ジデ−タを書き込んで行く。ＥＥＰＲＯＭアレ
イ４の数が仮に２０であるとすれば、２０ペ−ジデ−タ
、言い換えれば６４０バイトのデ−タを待ち時間無しで
書き込んでしまうことが可能となる。
ＯＭアレイ４の各メモリチップ４１〜４３ に３２バイ
トのペ−ジデ−タを書き込んで行く。ＥＥＰＲＯＭアレ
イ４の数が仮に２０であるとすれば、２０ペ−ジデ−タ
、言い換えれば６４０バイトのデ−タを待ち時間無しで
書き込んでしまうことが可能となる。
【００２０】尚、ＥＥＰＲＯＭアレイ４の最後であるＥ
ＥＰＲＯＭチップ４３ に到達し、１ペ−ジデ−タを書
き込んだ後、更に１ペ−ジ書き込む場合には、１ペ−ジ
デ−タを書き込んだ１番目のＥＥＰＲＯＭチップ４１
を再び選択し、２ペ−ジ目の区画１０に次の１ペ−ジ分
のデ−タを書き込む。その後、１ペ−ジ目の区画に書い
た方法と同様に３番目のＥＥＰＲＯＭチップ４３ まで
繰り返す。
ＥＰＲＯＭチップ４３ に到達し、１ペ−ジデ−タを書
き込んだ後、更に１ペ−ジ書き込む場合には、１ペ−ジ
デ−タを書き込んだ１番目のＥＥＰＲＯＭチップ４１
を再び選択し、２ペ−ジ目の区画１０に次の１ペ−ジ分
のデ−タを書き込む。その後、１ペ−ジ目の区画に書い
た方法と同様に３番目のＥＥＰＲＯＭチップ４３ まで
繰り返す。
【００２１】マスタＣＰＵ１により、瞬時に大量発生し
てくるデ−タをＥＥＰＲＯＭアレイ４の各メモリチップ
へ書込みを行った直後に、スレーブＣＰＵ２は、今、マ
スタＣＰＵ１により書き込んだＥＥＰＲＯＭアレイ４の
メモリチップが書込寿命に達しているか否かをメモリチ
ップ内のデ−タを読み出し、ＳＲＡＭ３内の同一領域の
デ−タとを比較する。但し、ＥＥＰＲＯＭメモリチップ
の書込回数が最低保証書換回数である例えば１００００
回になるまでは、そのデ−タ比較操作は行わない。
てくるデ−タをＥＥＰＲＯＭアレイ４の各メモリチップ
へ書込みを行った直後に、スレーブＣＰＵ２は、今、マ
スタＣＰＵ１により書き込んだＥＥＰＲＯＭアレイ４の
メモリチップが書込寿命に達しているか否かをメモリチ
ップ内のデ−タを読み出し、ＳＲＡＭ３内の同一領域の
デ−タとを比較する。但し、ＥＥＰＲＯＭメモリチップ
の書込回数が最低保証書換回数である例えば１００００
回になるまでは、そのデ−タ比較操作は行わない。
【００２２】このため、書込回数はマスタＣＰＵ１が各
ＥＥＰＲＯＭメモリチップ内の１ペ−ジデ−タ、３２バ
イトの内の２バイトに書いておき、スレーブＣＰＵ２か
らの各メモリチップ毎に読み出されたデータ中に示され
た書込回数が最低保証書換回数である１００００ 回を
超えていた場合に限り、ＳＲＡＭ３に保管したデ−タと
比較する。尚、この書込回数についてはマスタＣＰＵ１
が知っているが、電源オフになったときには電源オン時
にマスタＣＰＵ１がそのメモリチップ内に書き込んであ
る書込回数を読みに行くことにより知ることが出来る。
ＥＥＰＲＯＭメモリチップ内の１ペ−ジデ−タ、３２バ
イトの内の２バイトに書いておき、スレーブＣＰＵ２か
らの各メモリチップ毎に読み出されたデータ中に示され
た書込回数が最低保証書換回数である１００００ 回を
超えていた場合に限り、ＳＲＡＭ３に保管したデ−タと
比較する。尚、この書込回数についてはマスタＣＰＵ１
が知っているが、電源オフになったときには電源オン時
にマスタＣＰＵ１がそのメモリチップ内に書き込んであ
る書込回数を読みに行くことにより知ることが出来る。
【００２３】スレーブＣＰＵ２による各メモリチップか
らのデータ読出は、アドレス信号ＡＤＤＲとリードイネ
ーブル信号ＲＥとがアドレスデコーダ７０に与えられて
発生されるチップセレクト信号ＣＳが各メモリチップ４
１ 〜４３ を選択することにより１ページデータ毎に
行われるが、各メモリチップにおいて書込と読出が衝突
しないようにするため、メモリチップの内部書込サイク
ルが終了状態にあるかは、各ＥＥＰＲＯＭチップのトグ
ル出力（Ｉ／Ｏ）がビジ−であるか否かをハードレジス
タ６により検出する。そして、スレーブＣＰＵ２はこの
ハードレジスタ６に対してポ−リングを行い、ハードレ
ジスタにより得たコードにより書込が終了した直後のＥ
ＥＰＲＯＭチップの判別をし、内部書込サイクルが終了
したＥＥＰＲＯＭチップに対してスレーブＣＰＵ２は１
ペ−ジデ−タを読みに行く。
らのデータ読出は、アドレス信号ＡＤＤＲとリードイネ
ーブル信号ＲＥとがアドレスデコーダ７０に与えられて
発生されるチップセレクト信号ＣＳが各メモリチップ４
１ 〜４３ を選択することにより１ページデータ毎に
行われるが、各メモリチップにおいて書込と読出が衝突
しないようにするため、メモリチップの内部書込サイク
ルが終了状態にあるかは、各ＥＥＰＲＯＭチップのトグ
ル出力（Ｉ／Ｏ）がビジ−であるか否かをハードレジス
タ６により検出する。そして、スレーブＣＰＵ２はこの
ハードレジスタ６に対してポ−リングを行い、ハードレ
ジスタにより得たコードにより書込が終了した直後のＥ
ＥＰＲＯＭチップの判別をし、内部書込サイクルが終了
したＥＥＰＲＯＭチップに対してスレーブＣＰＵ２は１
ペ−ジデ−タを読みに行く。
【００２４】そして、スレーブＣＰＵ２が読み出した書
込終了直後のメモリチップのデータにおける書込回数が
上記の１００００ 回を越えていることが分かったとき
には、そのメモリチップから読み出したデータとＳＲＡ
Ｍ３に保管した同一領域のデータとを比較し、両者が異
なる場合は再度、書き込みを行う。それでも、それらの
データが異なる場合は、書込寿命に達してデータが壊れ
た可能性が在ると判断しＥＥＰＲＯＭメモリチップ内の
未使用領域に書込領域を変更しスレーブＣＰＵ２側で新
たに書き直す。この場合の未使用領域とは今まで書き込
んだ領域９（図４参照）の次の３２バイトの領域１０を
示し、この領域変更はスレーブＣＰＵ２側で、未書込み
領域を指定するためのハードレジスタ７３によって各メ
モリチップにおけるアドレスビットＡ５を“０”→“１
”に変えることによって行われる。尚、ハードレジスタ
７３を用いなくても、スレーブＣＰＵ２がそのアドレス
信号Ａ０〜Ａ５を指定することによりデータ書込領域を
変更することができる。
込終了直後のメモリチップのデータにおける書込回数が
上記の１００００ 回を越えていることが分かったとき
には、そのメモリチップから読み出したデータとＳＲＡ
Ｍ３に保管した同一領域のデータとを比較し、両者が異
なる場合は再度、書き込みを行う。それでも、それらの
データが異なる場合は、書込寿命に達してデータが壊れ
た可能性が在ると判断しＥＥＰＲＯＭメモリチップ内の
未使用領域に書込領域を変更しスレーブＣＰＵ２側で新
たに書き直す。この場合の未使用領域とは今まで書き込
んだ領域９（図４参照）の次の３２バイトの領域１０を
示し、この領域変更はスレーブＣＰＵ２側で、未書込み
領域を指定するためのハードレジスタ７３によって各メ
モリチップにおけるアドレスビットＡ５を“０”→“１
”に変えることによって行われる。尚、ハードレジスタ
７３を用いなくても、スレーブＣＰＵ２がそのアドレス
信号Ａ０〜Ａ５を指定することによりデータ書込領域を
変更することができる。
【００２５】
【発明の効果】以上のように、本発明に係るメモリ装置
によれば、マスタＣＰＵとスレーブＣＰＵを用い、マス
タＣＰＵは瞬間的に大量且つ高速に発生するデータを一
旦揮発性メモリに保管した後、不揮発性メモリのチップ
毎に書き写しさせる書込み専用として用い、スレーブＣ
ＰＵは不揮発性メモリの各チップ毎にデータを読み出し
て各メモリチップの書込寿命確認を行い、寿命のときに
はそのメモリチップの別の領域に再書込みするものとし
て用いる事により、瞬間的に大量且つ高速に発生する履
歴デ−タを漏れなく即座に保存し、仮に電源が落ちた場
合でもその時点の履歴を残すことができる。
によれば、マスタＣＰＵとスレーブＣＰＵを用い、マス
タＣＰＵは瞬間的に大量且つ高速に発生するデータを一
旦揮発性メモリに保管した後、不揮発性メモリのチップ
毎に書き写しさせる書込み専用として用い、スレーブＣ
ＰＵは不揮発性メモリの各チップ毎にデータを読み出し
て各メモリチップの書込寿命確認を行い、寿命のときに
はそのメモリチップの別の領域に再書込みするものとし
て用いる事により、瞬間的に大量且つ高速に発生する履
歴デ−タを漏れなく即座に保存し、仮に電源が落ちた場
合でもその時点の履歴を残すことができる。
【図１】本発明に係るメモリ装置の原理構成を示すブロ
ック図である。
ック図である。
【図２】本発明に係るメモリ装置におけるマスタＣＰＵ
とスレーブＣＰＵの動作を示したフロ−チャ−ト図であ
る。
とスレーブＣＰＵの動作を示したフロ−チャ−ト図であ
る。
【図３】本発明に係るメモリ装置の一実施例を示すブロ
ック図である。
ック図である。
【図４】本発明に係るメモリ装置のＥＥＰＲＯＭアレイ
部分の詳細図である。
部分の詳細図である。
【符号の説明】
１ マスタＣＰＵ
２ スレーブＣＰＵ
３ デュアルポートのＳＲＡＭ（揮発性メモリ）４
ＥＥＰＲＯＭアレイ（不揮発性メモリ）４１ 〜４ｎ
ＥＥＰＲＯＭチップ ６ チップレディ検出回路 ７ 読出選択回路 ２０，２２ データバス ２１，２３ アドレスバス 図中、同一符号は同一又は相当部分を示す。
ＥＥＰＲＯＭアレイ（不揮発性メモリ）４１ 〜４ｎ
ＥＥＰＲＯＭチップ ６ チップレディ検出回路 ７ 読出選択回路 ２０，２２ データバス ２１，２３ アドレスバス 図中、同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】 マスタＣＰＵ（１） と、該マスタＣ
ＰＵ（１）により割込起動されるスレーブＣＰＵ（２）
と、各ＣＰＵ（１，２） のデータバス（２０，２２
） 及びアドレスバス（２１，２３）に接続されたデュ
アルポートを有し、該マスタＣＰＵ（１） の制御の下
に入力データを保管する揮発性メモリ（３） と、該揮
発性メモリ（３） の領域と少なくとも同じ大きさを有
し、複数のメモリチップ（４１ 〜 ４ｎ ） で構成
された不揮発性メモリアレイ（４） と、該マスタＣＰ
Ｕ（１） のデータバス（２０）及びアドレスバス（２
１）に接続されて特定メモリ領域単位に該メモリチップ
を選択して該揮発性メモリ（３） のデータを書き写す
と共にその書込回数を書き込む書込選択回路（５） と
、該メモリアレイ（４） 中のどのメモリチップのデ−
タが書込終了し読出可能の状態になったかを該データバ
ス（２２）を介して該スレーブＣＰＵ（２） に知らせ
るチップレディ検出回路（６） と、該スレーブＣＰＵ
（２） のデータバス（２２）及びアドレスバス（２３
）に接続されて該特定メモリ領域単位に該チップレディ
検出回路（６） で検出された該メモリチップを選択し
てそのデータを読み出す読出・書込選択回路（７） と
、を備え、該スレーブＣＰＵ（２） が該読出可能なメ
モリチップからデータを読み出すと共に該データ中の書
込回数が最低保証書込回数に達しているときに該揮発性
メモリ中の同じデータと比較し、異なっているときには
該データを該読出・書込選択回路（７） を介して該読
み出したメモリチップ内の未使用領域に新たに書き直す
ことを特徴としたメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3045777A JPH04263198A (ja) | 1991-02-18 | 1991-02-18 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3045777A JPH04263198A (ja) | 1991-02-18 | 1991-02-18 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04263198A true JPH04263198A (ja) | 1992-09-18 |
Family
ID=12728726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3045777A Withdrawn JPH04263198A (ja) | 1991-02-18 | 1991-02-18 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04263198A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07219720A (ja) * | 1993-10-01 | 1995-08-18 | Hitachi Maxell Ltd | 半導体メモリ装置ならびにその制御方法 |
-
1991
- 1991-02-18 JP JP3045777A patent/JPH04263198A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07219720A (ja) * | 1993-10-01 | 1995-08-18 | Hitachi Maxell Ltd | 半導体メモリ装置ならびにその制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |