JPH04263512A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPH04263512A JPH04263512A JP3024384A JP2438491A JPH04263512A JP H04263512 A JPH04263512 A JP H04263512A JP 3024384 A JP3024384 A JP 3024384A JP 2438491 A JP2438491 A JP 2438491A JP H04263512 A JPH04263512 A JP H04263512A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- signal
- input
- circuit
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はディジタル信号における
周波数てい倍方法に関する。
周波数てい倍方法に関する。
【０００２】
【従来の技術】一般的な周波数てい倍技術としてはＰＬ
Ｌ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ）を用いる
方法が知られている。
Ｌ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ）を用いる
方法が知られている。
【０００３】
【発明が解決しようとする課題】上記ＰＬＬ方式は一定
周波数の入力パルス列に対してはてい倍化が任意に変化
する場合、追従出来なくなり過渡的なパルス列のみだれ
が発生する。従って１発のパルスミスも許されないディ
ジタル回路への対応には問題がある。さらに、ＰＬＬ方
式は回路ループの中に容量（コンデンサ）を含むため入
力パルス列の周波数範囲に限度が生じ問題である。
周波数の入力パルス列に対してはてい倍化が任意に変化
する場合、追従出来なくなり過渡的なパルス列のみだれ
が発生する。従って１発のパルスミスも許されないディ
ジタル回路への対応には問題がある。さらに、ＰＬＬ方
式は回路ループの中に容量（コンデンサ）を含むため入
力パルス列の周波数範囲に限度が生じ問題である。
【０００４】本発明の目的は、ミスパルスを生じないで
、かつ入力パルス列の周波数範囲を限定されないディジ
タル式のパルスてい倍回路を提供することにある。
、かつ入力パルス列の周波数範囲を限定されないディジ
タル式のパルスてい倍回路を提供することにある。
【０００５】
【課題を解決するための手段】上記目的は、入力パルス
列における２個のパルス間の時間間隔をディジタル値で
測定し、てい倍比率によって前記の時間間隔値を除算す
ることによりてい倍パルス出力タイミングを決定する回
路構成とし、さらに前記回路構成を２組設けることによ
り達成することができる。
列における２個のパルス間の時間間隔をディジタル値で
測定し、てい倍比率によって前記の時間間隔値を除算す
ることによりてい倍パルス出力タイミングを決定する回
路構成とし、さらに前記回路構成を２組設けることによ
り達成することができる。
【０００６】
【作用】第１の時間間隔測定回路は最初の入力パルスの
トリガにより測定を開始して２番目の入力パルスにより
測定を終了する。次に測定値は演算（除算）回路に転送
された後、てい倍化率で除算される。除算結果は、てい
倍化パルスを出力するタイミングを計測するためのプリ
セット値として第１の時間間隔測定回路に戻される。第
１の時間間隔測定回路は、プリセット値が０となった時
点でてい倍パルスを出力する。一方、第２の時間間隔測
定回路は、２番目の入力パルスのトリガにより測定を開
始し３番目の入力パルスにより測定を終了する。以後の
同左は第１の時間間隔測定回路と同様であり、てい倍パ
ルス出力後４番目のパルス入力の待機状態となる。
トリガにより測定を開始して２番目の入力パルスにより
測定を終了する。次に測定値は演算（除算）回路に転送
された後、てい倍化率で除算される。除算結果は、てい
倍化パルスを出力するタイミングを計測するためのプリ
セット値として第１の時間間隔測定回路に戻される。第
１の時間間隔測定回路は、プリセット値が０となった時
点でてい倍パルスを出力する。一方、第２の時間間隔測
定回路は、２番目の入力パルスのトリガにより測定を開
始し３番目の入力パルスにより測定を終了する。以後の
同左は第１の時間間隔測定回路と同様であり、てい倍パ
ルス出力後４番目のパルス入力の待機状態となる。
【０００７】以上の様に２組の時間間隔測定回路及び演
算回路が入力パルス列に対して交互に動作するため、入
力パルス周波数が変化しても、出力てい倍パルスに欠落
あるいは重畳の発生することが無い。
算回路が入力パルス列に対して交互に動作するため、入
力パルス周波数が変化しても、出力てい倍パルスに欠落
あるいは重畳の発生することが無い。
【０００８】
【実施例】以下、本発明の一実施例を図１及び図２を用
いて説明する。図１は、２倍てい倍化の場合の回路構成
例であり、図２はその各部の動作波形である。図１にお
いて、ＣＬＫ信号は本発明を構成する各素子の基準クロ
ック信号であり、入力パルス列ＩＮに比して周波数が高
ければ高い程出力してい倍周波数のパルス間のバラツキ
は小さくなる。制御回路５はシフトレジスタＳＲ１とア
ップダウンカウンタＣＮ３、制御回路６はシフトレジス
タＳＲ２とアップダウンカウンタＣＮ４の動作タイミン
グを各々制御する。フリップフロップ７は、入力パルス
列ＩＮの奇数番目の入力パルスに対して“Ｌ”Ｌレベル
信号をフリップフロップ８に出力する。フリップフロッ
プ８はフリップフロップ７の出力信号を基準クロックＣ
ＬＫと同期させた後、カウンタＣＮ３及びＣＮ４のアッ
プダウン判別信号Ｕ／Ｄ及びＵ／Ｄ４を生成する。従っ
て、１番目のパルス信号入力時から２番目のパルス信号
が入力するまでの期間中、カウンタＣＮ３はアップカウ
ンタとして機能し、期間中のＣＬＫ信号の入力パルス数
を計数する。一方、カウンタＣＮ４はプリセット値が０
であるため動作は停止している。２番目のＩＮパルスが
入力するとカウンタＣＮ３は入力パルス計数を停止ダウ
ンカウンタに切り換わる。同時にＣＬＫ信号に同期して
制御回路５からＬｏａｄ信号が出力され、カウンタＣＮ
３のＣＬＫ信号計数値Ｎ１２がシフトレジスタＳＲ１に
ロードされる。次のＣＬＫパルスでシフトレジスタＳＲ
１にシフト命令信号Ｓｈｉｆｔ１が入力され、ＣＬＫ信
号計数値Ｎ１２は１ビット分右シフトされ、１／２の大
きさ（Ｎ１２／２）のＮ１２´に変換される。更に次の
ＣＬＫパルスに同期してカウンタＣＮ３にプリセット信
号ＰＲＥＳＥＴ１が入力され、変換された前記ＣＬＫ信
号計数値Ｎ１２´がカウンタＣＮ３にプリセットされる
。同時に信号ＰＲＥＳＥＴ１がＯＲゲートに出力され、
カウンタＣＮ３はダウンカウントを開始する。カウンタ
ＣＮ３のカウント値が０になるとＣＯ信号を出力してい
るカウント動作を停止する。ＣＯ信号は、てい倍信号で
ありＯＲゲート９に出力される。以上の動作により、入
力パルス信号ＩＮの１番目と２番目のパルスの中間に新
たなパルス Ｎｏ．１´が挿入されたことになり、てい
倍化が達成される。 一方、入力パルス信号ＩＮの２番目と３番目のパルスの
間には、カウンタＣＮ４とシフトレジスタＳＲ２及び生
技回路６の働きによって同様に新たなパルス Ｎｏ．２
´が挿入される。上記の動作により発生したパルスをＯ
Ｒゲート９に集めて出力する。ことにより、２倍てい倍
化したパルス列ＯＵＴを得ることができる。ただし、て
い倍化されたパルスは、入力信号に対して時間Ｔｄ遅延
して出力される。
いて説明する。図１は、２倍てい倍化の場合の回路構成
例であり、図２はその各部の動作波形である。図１にお
いて、ＣＬＫ信号は本発明を構成する各素子の基準クロ
ック信号であり、入力パルス列ＩＮに比して周波数が高
ければ高い程出力してい倍周波数のパルス間のバラツキ
は小さくなる。制御回路５はシフトレジスタＳＲ１とア
ップダウンカウンタＣＮ３、制御回路６はシフトレジス
タＳＲ２とアップダウンカウンタＣＮ４の動作タイミン
グを各々制御する。フリップフロップ７は、入力パルス
列ＩＮの奇数番目の入力パルスに対して“Ｌ”Ｌレベル
信号をフリップフロップ８に出力する。フリップフロッ
プ８はフリップフロップ７の出力信号を基準クロックＣ
ＬＫと同期させた後、カウンタＣＮ３及びＣＮ４のアッ
プダウン判別信号Ｕ／Ｄ及びＵ／Ｄ４を生成する。従っ
て、１番目のパルス信号入力時から２番目のパルス信号
が入力するまでの期間中、カウンタＣＮ３はアップカウ
ンタとして機能し、期間中のＣＬＫ信号の入力パルス数
を計数する。一方、カウンタＣＮ４はプリセット値が０
であるため動作は停止している。２番目のＩＮパルスが
入力するとカウンタＣＮ３は入力パルス計数を停止ダウ
ンカウンタに切り換わる。同時にＣＬＫ信号に同期して
制御回路５からＬｏａｄ信号が出力され、カウンタＣＮ
３のＣＬＫ信号計数値Ｎ１２がシフトレジスタＳＲ１に
ロードされる。次のＣＬＫパルスでシフトレジスタＳＲ
１にシフト命令信号Ｓｈｉｆｔ１が入力され、ＣＬＫ信
号計数値Ｎ１２は１ビット分右シフトされ、１／２の大
きさ（Ｎ１２／２）のＮ１２´に変換される。更に次の
ＣＬＫパルスに同期してカウンタＣＮ３にプリセット信
号ＰＲＥＳＥＴ１が入力され、変換された前記ＣＬＫ信
号計数値Ｎ１２´がカウンタＣＮ３にプリセットされる
。同時に信号ＰＲＥＳＥＴ１がＯＲゲートに出力され、
カウンタＣＮ３はダウンカウントを開始する。カウンタ
ＣＮ３のカウント値が０になるとＣＯ信号を出力してい
るカウント動作を停止する。ＣＯ信号は、てい倍信号で
ありＯＲゲート９に出力される。以上の動作により、入
力パルス信号ＩＮの１番目と２番目のパルスの中間に新
たなパルス Ｎｏ．１´が挿入されたことになり、てい
倍化が達成される。 一方、入力パルス信号ＩＮの２番目と３番目のパルスの
間には、カウンタＣＮ４とシフトレジスタＳＲ２及び生
技回路６の働きによって同様に新たなパルス Ｎｏ．２
´が挿入される。上記の動作により発生したパルスをＯ
Ｒゲート９に集めて出力する。ことにより、２倍てい倍
化したパルス列ＯＵＴを得ることができる。ただし、て
い倍化されたパルスは、入力信号に対して時間Ｔｄ遅延
して出力される。
【０００９】上述の実施例は２倍てい倍化の例であるが
２Ｎ（Ｎは自然数）倍てい倍化に変更することは容易で
ある。制御回路５及び６がＮ回Ｓｈｉｆｔ信号とＲＥＳ
ＥＴ信号は出力できる様にｌｎ２ （Ｎ）ビットのダウ
ンカウンタを追加することで対応できる。
２Ｎ（Ｎは自然数）倍てい倍化に変更することは容易で
ある。制御回路５及び６がＮ回Ｓｈｉｆｔ信号とＲＥＳ
ＥＴ信号は出力できる様にｌｎ２ （Ｎ）ビットのダウ
ンカウンタを追加することで対応できる。
【００１０】上記実施例では除算器としてシフトレジス
タを用いているが、専用の演算器に変更することで任意
のてい倍化を実現することができる。
タを用いているが、専用の演算器に変更することで任意
のてい倍化を実現することができる。
【００１１】動作タイミング信号を生成する制御回路は
、基準クロックＣＬＫに同期して動作するため、ハード
ウェアロジックによって容易に構成できる他、マイクロ
プログラム方式，メモリのアドレスをカウンタで廻して
シーケンスロジックを出力する方法等で実現することが
できる。
、基準クロックＣＬＫに同期して動作するため、ハード
ウェアロジックによって容易に構成できる他、マイクロ
プログラム方式，メモリのアドレスをカウンタで廻して
シーケンスロジックを出力する方法等で実現することが
できる。
【００１２】
【発明の効果】本発明によれば、単純なディジタル論理
素子のみの公正で、任意の周波数及び変化率を持つパル
ス列の高精度なてい倍化が実現できる。またアナログ素
子を使用しないため、個体間のばらつきが生じない。
素子のみの公正で、任意の周波数及び変化率を持つパル
ス列の高精度なてい倍化が実現できる。またアナログ素
子を使用しないため、個体間のばらつきが生じない。
【図１】本発明の一実施例を説明する回路図である。
【図２】図１の回路における各素子の動作を説明する波
形図である。
形図である。
１，２…シフトレジスタ、３，４…アップダウンカウン
タ、５，６…タイミング制御回路、７，８…フリップフ
ロップ、９…４入力ＯＲゲート。
タ、５，６…タイミング制御回路、７，８…フリップフ
ロップ、９…４入力ＯＲゲート。
Claims (1)
- 【請求項１】任意の入力パルス列に対して、奇数番目の
入力パルスと次の偶数番目のパルスとの間の時間間隔を
計測する第１の測定手段と、前記計測値を任意の値で除
算する演算回路と、偶数番目の入力パルスと次の奇数番
目のパルスとの間の時間間隔を計測する第２の測定手段
と、前記測定値を任意の値で除算する演算回路を設けた
ことを特徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024384A JPH04263512A (ja) | 1991-02-19 | 1991-02-19 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024384A JPH04263512A (ja) | 1991-02-19 | 1991-02-19 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04263512A true JPH04263512A (ja) | 1992-09-18 |
Family
ID=12136689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3024384A Pending JPH04263512A (ja) | 1991-02-19 | 1991-02-19 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04263512A (ja) |
-
1991
- 1991-02-19 JP JP3024384A patent/JPH04263512A/ja active Pending
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