JPH04265015A - 信号レベル変換回路 - Google Patents
信号レベル変換回路Info
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- JPH04265015A JPH04265015A JP3026033A JP2603391A JPH04265015A JP H04265015 A JPH04265015 A JP H04265015A JP 3026033 A JP3026033 A JP 3026033A JP 2603391 A JP2603391 A JP 2603391A JP H04265015 A JPH04265015 A JP H04265015A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】本発明は、信号レベル変換回路に
関し、さらに詳しくは、Ｂｉ−ＣＭＯＳ回路におけるＥ
ＣＬレベルからＣＭＯＳレベルへの信号変換に好適な信
号レベル変換回路に関する。
関し、さらに詳しくは、Ｂｉ−ＣＭＯＳ回路におけるＥ
ＣＬレベルからＣＭＯＳレベルへの信号変換に好適な信
号レベル変換回路に関する。
【０００２】近年、コンピュータシステムからの高速化
・低消費電力化の要請に伴い、高速動作が特に要求され
るＣＰＵ部には高速動作が可能なＥＣＬ回路を採用し、
該ＣＰＵ部の入出力部をなす周辺部には低消費電力が可
能なＣＭＯＳ回路を採用する、いわゆるＢｉ−ＣＭＯＳ
回路がますます多用されるようになってきた。
・低消費電力化の要請に伴い、高速動作が特に要求され
るＣＰＵ部には高速動作が可能なＥＣＬ回路を採用し、
該ＣＰＵ部の入出力部をなす周辺部には低消費電力が可
能なＣＭＯＳ回路を採用する、いわゆるＢｉ−ＣＭＯＳ
回路がますます多用されるようになってきた。
【０００３】Ｂｉ−ＣＭＯＳ回路ではインターフェイス
デバイスとして、振幅の小さなＥＣＬレベルの論理信号
から振幅の大きなＣＭＯＳレベルの論理信号に変換する
ための信号レベル変換回路が必要である。
デバイスとして、振幅の小さなＥＣＬレベルの論理信号
から振幅の大きなＣＭＯＳレベルの論理信号に変換する
ための信号レベル変換回路が必要である。
【０００４】
【従来技術】図３に、Ｂｉ−ＣＭＯＳ回路に使用される
従来の信号レベル変換回路の回路図を示す。同図におい
て、この信号レベル変換回路は、高電位電源をなす接地
ラインＧＮＤと低電位電源を成す−５．２Ｖの電源ライ
ンＶＥＥとの間で駆動されており、ＥＣＬレベルの論理
信号である入力信号ＩＮを入力されてＣＭＯＳレベルの
出力信号ＯＵＴを出力する。なおこの回路図には、各主
要ノードにおける信号レベルの電圧値が当該ノードに付
記してあり、例えば、入力信号ＩＮに付記した−１．７
／−０．９Ｖは、その電圧レベルが、論理“０”のとき
には−１．７ＶのＬレベルに、論理“１”のときには−
０．９ＶのＨレベルにあり、この範囲で入力信号レベル
が振幅することを示す。
従来の信号レベル変換回路の回路図を示す。同図におい
て、この信号レベル変換回路は、高電位電源をなす接地
ラインＧＮＤと低電位電源を成す−５．２Ｖの電源ライ
ンＶＥＥとの間で駆動されており、ＥＣＬレベルの論理
信号である入力信号ＩＮを入力されてＣＭＯＳレベルの
出力信号ＯＵＴを出力する。なおこの回路図には、各主
要ノードにおける信号レベルの電圧値が当該ノードに付
記してあり、例えば、入力信号ＩＮに付記した−１．７
／−０．９Ｖは、その電圧レベルが、論理“０”のとき
には−１．７ＶのＬレベルに、論理“１”のときには−
０．９ＶのＨレベルにあり、この範囲で入力信号レベル
が振幅することを示す。
【０００５】入力信号ＩＮは、レベルシフト回路Ｑ１、
Ｄ１を介して信号レベルを−２．５／−１．７Ｖにシフ
トされ、ＥＣＬ回路を成す一対のカレントスイッチトラ
ンジスタＱ２、Ｑ３に与えられ、カレントスイッチトラ
ンジスタの一方のトランジスタＱ３のゲートに与えられ
た基準電圧ＶＢＢ２（−２．１Ｖ）と比較される。カレ
ントスイッチトランジスタＱ２、Ｑ３の出力は、第二の
レベルシフト回路Ｑ１５、Ｄ２の入力として与えられ、
その出力が次段のＣＭＯＳ型作動のスイッチング作用を
行う一対の電界効果トランジスタ、即ちＰチャンネルト
ランジスタＱ１６及びＮチャンネルトランジスタＱ１７
のゲートに入力される。
Ｄ１を介して信号レベルを−２．５／−１．７Ｖにシフ
トされ、ＥＣＬ回路を成す一対のカレントスイッチトラ
ンジスタＱ２、Ｑ３に与えられ、カレントスイッチトラ
ンジスタの一方のトランジスタＱ３のゲートに与えられ
た基準電圧ＶＢＢ２（−２．１Ｖ）と比較される。カレ
ントスイッチトランジスタＱ２、Ｑ３の出力は、第二の
レベルシフト回路Ｑ１５、Ｄ２の入力として与えられ、
その出力が次段のＣＭＯＳ型作動のスイッチング作用を
行う一対の電界効果トランジスタ、即ちＰチャンネルト
ランジスタＱ１６及びＮチャンネルトランジスタＱ１７
のゲートに入力される。
【０００６】図３に示されるように、Ｐチャンネル及び
ＮチャンネルのトランジスタＱ１６、Ｑ１７のゲート間
には、Ｐチャンネルトランジスタのスレッショルド電圧
が−０．６Ｖ〜−０．８Ｖの範囲にあり、Ｎチャンネル
トランジスタのスレッショルド電圧が−３．６Ｖ〜−３
．７Ｖの範囲にあるというように双方のスレッショルド
電圧の間に製造上の理由に基づく差があることを考慮し
て、これを補償するためのレベルシフトダイオードＤ２
が配される。このため各ゲートには、相互に異なるレベ
ルの信号電圧、即ち−３．０Ｖ／−０． ９Ｖ及び−３
．８Ｖ／−０．９Ｖの信号レベルの電圧が夫々に支えら
れる。一対の電界効果トランジスタＱ１６、Ｑ１７の出
力は、正帰還作用を行う一対の出力用ＮＰＮトランジス
タＱ１８、Ｑ１９を介して、この信号レベル変換回路の
出力信号ＯＵＴとして次段に配されたＣＭＯＳ回路に与
えられる。
ＮチャンネルのトランジスタＱ１６、Ｑ１７のゲート間
には、Ｐチャンネルトランジスタのスレッショルド電圧
が−０．６Ｖ〜−０．８Ｖの範囲にあり、Ｎチャンネル
トランジスタのスレッショルド電圧が−３．６Ｖ〜−３
．７Ｖの範囲にあるというように双方のスレッショルド
電圧の間に製造上の理由に基づく差があることを考慮し
て、これを補償するためのレベルシフトダイオードＤ２
が配される。このため各ゲートには、相互に異なるレベ
ルの信号電圧、即ち−３．０Ｖ／−０． ９Ｖ及び−３
．８Ｖ／−０．９Ｖの信号レベルの電圧が夫々に支えら
れる。一対の電界効果トランジスタＱ１６、Ｑ１７の出
力は、正帰還作用を行う一対の出力用ＮＰＮトランジス
タＱ１８、Ｑ１９を介して、この信号レベル変換回路の
出力信号ＯＵＴとして次段に配されたＣＭＯＳ回路に与
えられる。
【０００７】
【発明が解決しようとする課題】上記従来のＢｉ−ＣＭ
ＯＳ回路の信号レベル変換回路においては、例えばＰチ
ャンネルトランジスタＱ１６を例にとると、そのゲート
に付加される信号レベル−３．０Ｖ／−０．９Ｖの範囲
内にスレッショルド電圧（−０．６Ｖ〜０．８Ｖ）が納
まっておらず、従ってＰチャンネルトランジスタが完全
にはオフしない。即ち、レベルシフト回路Ｑ１５、Ｄ２
によっても、一対の電界効果トランジスタの夫々に付加
される信号範囲と、各トランジスタの実際のスレッショ
ルド電圧との整合が完全には行われ難いという問題があ
り、これら双方のトランジスタを貫流する貫通電流が生
じたり、或いは、双方のトランジスタの作動が同時に行
われず不安定なため、信号レベルの変換の高速化に障害
となるという問題があった。
ＯＳ回路の信号レベル変換回路においては、例えばＰチ
ャンネルトランジスタＱ１６を例にとると、そのゲート
に付加される信号レベル−３．０Ｖ／−０．９Ｖの範囲
内にスレッショルド電圧（−０．６Ｖ〜０．８Ｖ）が納
まっておらず、従ってＰチャンネルトランジスタが完全
にはオフしない。即ち、レベルシフト回路Ｑ１５、Ｄ２
によっても、一対の電界効果トランジスタの夫々に付加
される信号範囲と、各トランジスタの実際のスレッショ
ルド電圧との整合が完全には行われ難いという問題があ
り、これら双方のトランジスタを貫流する貫通電流が生
じたり、或いは、双方のトランジスタの作動が同時に行
われず不安定なため、信号レベルの変換の高速化に障害
となるという問題があった。
【０００８】また、上記各電界効果トランジスタのスレ
ッショルド電圧は、Ｐチャンネルトランジスタでは高電
位電源からの電位差として、Ｎチャンネルトランジスタ
では低電位電源からの電位差として、夫々定まるもので
あるため、一方の電源電位が変動すると当該一方のスレ
ッショルド電圧のみが変動することとなり、双方の電界
効果トランジスタの同時作動はますます保証されないと
いう問題もあった。
ッショルド電圧は、Ｐチャンネルトランジスタでは高電
位電源からの電位差として、Ｎチャンネルトランジスタ
では低電位電源からの電位差として、夫々定まるもので
あるため、一方の電源電位が変動すると当該一方のスレ
ッショルド電圧のみが変動することとなり、双方の電界
効果トランジスタの同時作動はますます保証されないと
いう問題もあった。
【０００９】本発明は、ＥＣＬ−ＢｉＣＭＯＳ回路等に
採用される上記従来の信号レベル変換回路の問題に鑑み
、高速で安定なスイッチング作動が行われると共に、消
費電力の低減が可能な信号レベル変換回路を提供するこ
とを目的とする。
採用される上記従来の信号レベル変換回路の問題に鑑み
、高速で安定なスイッチング作動が行われると共に、消
費電力の低減が可能な信号レベル変換回路を提供するこ
とを目的とする。
【００１０】
【課題を達成するための手段】図１は本発明の原理図で
ある。図において１は電流源、２１及び２２は抵抗、３
１、３２、８及び９はＮＰＮトランジスタ、４は電流源
又は抵抗、５〜７はＰ導電型の電界効果トランジスタ、
ＩＮ１及びＩＮ２は入力信号、ｎ５は出力ノードである
。
ある。図において１は電流源、２１及び２２は抵抗、３
１、３２、８及び９はＮＰＮトランジスタ、４は電流源
又は抵抗、５〜７はＰ導電型の電界効果トランジスタ、
ＩＮ１及びＩＮ２は入力信号、ｎ５は出力ノードである
。
【００１１】前記目的を達成するため本発明では、図１
に示したように、エミッタが共通に接続されると共に電
流源（１）を介して低電位電源（ＶＥＥ）に接続され、
コレクタが夫々抵抗（２１、２２）を介して高電位電源
（ＶＣＣ）に接続され、少なくとも一方のゲ−トに信号
（ＩＮ１、ＩＮ２）が入力される一対のカレントスイッ
チトランジスタ（３１、３２）と、ゲ−トが前記カレン
トスイッチトランジスタの一方（３２）のコレクタに、
ソースが高電位電源（ＶＣＣ）に、ドレインが電流源又
は抵抗要素（４）を介して低電位電源（ＶＥＥ）に、夫
々接続されたＰ導電型の第一電界効果トランジスタ（５
）と、ゲ−トが前記カレントスイッチトランジスタの他
方（３１）のコレクタに、ソースが高電位電源（ＶＣＣ
）に、夫々接続されたＰ導電型の第二電界効果トランジ
スタ（６）と、ゲ−トが前記カレントスイッチトランジ
スタの前記一方（３２）のコレクタに、ソースが前記第
二電界効果トランジスタ（６）のドレインに、ドレイン
が前記第一電界効果トランジスタ（５）のドレインに、
夫々接続されたＰ導電型の第三電界効果トランジスタ（
７）と、ベースが前記第二電界効果トランジスタ（６）
のドレインに、コレクタが高電位電源（ＶＣＣ）に、夫
々接続された第一のＮＰＮトランジスタ（８）と、ベー
スが前記第一電界効果トランジスタ（５）のドレインに
、エミッタが低電位電源（ＶＥＥ）に、夫々接続される
と共に、コレクタが前記第一のＮＰＮトランジスタ（８
）のエミッタに接続されて出力ノード（ｎ５）を成す第
二のＮＰＮトランジスタ（９）とを備えるように構成す
る。
に示したように、エミッタが共通に接続されると共に電
流源（１）を介して低電位電源（ＶＥＥ）に接続され、
コレクタが夫々抵抗（２１、２２）を介して高電位電源
（ＶＣＣ）に接続され、少なくとも一方のゲ−トに信号
（ＩＮ１、ＩＮ２）が入力される一対のカレントスイッ
チトランジスタ（３１、３２）と、ゲ−トが前記カレン
トスイッチトランジスタの一方（３２）のコレクタに、
ソースが高電位電源（ＶＣＣ）に、ドレインが電流源又
は抵抗要素（４）を介して低電位電源（ＶＥＥ）に、夫
々接続されたＰ導電型の第一電界効果トランジスタ（５
）と、ゲ−トが前記カレントスイッチトランジスタの他
方（３１）のコレクタに、ソースが高電位電源（ＶＣＣ
）に、夫々接続されたＰ導電型の第二電界効果トランジ
スタ（６）と、ゲ−トが前記カレントスイッチトランジ
スタの前記一方（３２）のコレクタに、ソースが前記第
二電界効果トランジスタ（６）のドレインに、ドレイン
が前記第一電界効果トランジスタ（５）のドレインに、
夫々接続されたＰ導電型の第三電界効果トランジスタ（
７）と、ベースが前記第二電界効果トランジスタ（６）
のドレインに、コレクタが高電位電源（ＶＣＣ）に、夫
々接続された第一のＮＰＮトランジスタ（８）と、ベー
スが前記第一電界効果トランジスタ（５）のドレインに
、エミッタが低電位電源（ＶＥＥ）に、夫々接続される
と共に、コレクタが前記第一のＮＰＮトランジスタ（８
）のエミッタに接続されて出力ノード（ｎ５）を成す第
二のＮＰＮトランジスタ（９）とを備えるように構成す
る。
【００１２】
【作用】図１を参照して説明する。一対のカレントスイ
ッチトランジスタ３１、３２の出力である差動信号は、
双方のコレクタと抵抗２１、２２との接続ノードｎ１及
びｎ２を介してＰ導電型の第一〜第三の電界効果トラン
ジスタの各ゲートに入力される。このため第一電界効果
トランジスタ５のソースと電流源又は抵抗要素４との接
続ノードｎ４と、第二及び第三の電界効果トランジスタ
の双方のソースドレイン路の直列接続ノードｎ３とは、
入力信号のＨレベル又はＬレベルに従って相互に異なる
電圧レベルとなる。この結果一対のＮＰＮトランジスタ
８、９の電流路接続ノードｎ５の電位は、入力信号の論
理にしたがって高電位電源ＶＣＣレベルのＨレベル又は
低電位電源ＶＥＥレベルのＬレベルとなり、次段のＣＭ
ＯＳ回路の入力レベルとして十分な振幅レベルが得られ
る。
ッチトランジスタ３１、３２の出力である差動信号は、
双方のコレクタと抵抗２１、２２との接続ノードｎ１及
びｎ２を介してＰ導電型の第一〜第三の電界効果トラン
ジスタの各ゲートに入力される。このため第一電界効果
トランジスタ５のソースと電流源又は抵抗要素４との接
続ノードｎ４と、第二及び第三の電界効果トランジスタ
の双方のソースドレイン路の直列接続ノードｎ３とは、
入力信号のＨレベル又はＬレベルに従って相互に異なる
電圧レベルとなる。この結果一対のＮＰＮトランジスタ
８、９の電流路接続ノードｎ５の電位は、入力信号の論
理にしたがって高電位電源ＶＣＣレベルのＨレベル又は
低電位電源ＶＥＥレベルのＬレベルとなり、次段のＣＭ
ＯＳ回路の入力レベルとして十分な振幅レベルが得られ
る。
【００１３】第一〜第三の各電界効果トランジスタは、
いずれも同じ導電型であるため、これらのスレッショル
ド電圧が同じ値となるように製作することは容易であり
、従ってこれらの入力部を成す接続ノードｎ１及びｎ２
の振幅レベルをこのスレッショルド電圧に整合させるこ
とが容易に行われる。
いずれも同じ導電型であるため、これらのスレッショル
ド電圧が同じ値となるように製作することは容易であり
、従ってこれらの入力部を成す接続ノードｎ１及びｎ２
の振幅レベルをこのスレッショルド電圧に整合させるこ
とが容易に行われる。
【００１４】また、上記各スレッショルド電圧はいずれ
も高電位電源ＶＣＣから規定されるものであるため、各
トランジスタの同時作動が保証されると共に他方の低電
位電源の揺動の際においてトランジスタの作動電圧がず
れるという問題もなく、各電界効果トランジスタのスイ
ッチング作動は安定的に行われる。
も高電位電源ＶＣＣから規定されるものであるため、各
トランジスタの同時作動が保証されると共に他方の低電
位電源の揺動の際においてトランジスタの作動電圧がず
れるという問題もなく、各電界効果トランジスタのスイ
ッチング作動は安定的に行われる。
【００１５】入力信号ＩＮ１及びＩＮ２の内一方を基準
電圧に維持し、他方の信号とこの基準電圧とのレベル比
較を行わせることができ、また、これらに一対の作動信
号を入力することもできる。
電圧に維持し、他方の信号とこの基準電圧とのレベル比
較を行わせることができ、また、これらに一対の作動信
号を入力することもできる。
【００１６】
【実施例】図面に基づいて更に本発明について説明する
。図２は、本発明の一実施例に係るＥＣＬ−ＢｉＣＭＯ
Ｓ回路におけるＥＣＬレベルからＣＭＯＳレベルへの信
号レベル変換回路の回路図である。
。図２は、本発明の一実施例に係るＥＣＬ−ＢｉＣＭＯ
Ｓ回路におけるＥＣＬレベルからＣＭＯＳレベルへの信
号レベル変換回路の回路図である。
【００１７】同図において、Ｑ１及びＤ１は従来の回路
図で説明したと同様レベルシフト回路、Ｑ２及びＱ３は
ＥＣＬ回路を成す一対のカレントスイッチトランジスタ
、Ｑ５〜Ｑ７は第一〜第三のＰ導電型の電界効果トラン
ジスタ、Ｑ８及びＱ９は出力用ＮＰＮトランジスタ、Ｑ
４、Ｒ４は電流源、Ｒ５は抵抗である。なお、Ｑ９はシ
ョットキーダイオード付きトランジスタとして構成され
ている。各接続ノードｎ０〜ｎ５には付記したような信
号レベルが採用される。
図で説明したと同様レベルシフト回路、Ｑ２及びＱ３は
ＥＣＬ回路を成す一対のカレントスイッチトランジスタ
、Ｑ５〜Ｑ７は第一〜第三のＰ導電型の電界効果トラン
ジスタ、Ｑ８及びＱ９は出力用ＮＰＮトランジスタ、Ｑ
４、Ｒ４は電流源、Ｒ５は抵抗である。なお、Ｑ９はシ
ョットキーダイオード付きトランジスタとして構成され
ている。各接続ノードｎ０〜ｎ５には付記したような信
号レベルが採用される。
【００１８】入力信号ＩＮは、従来の回路で説明した電
圧レベル−１．７／−０．９Ｖにあり、この電圧レベル
は、レベルシフト回路Ｑ１、Ｄ１を介して接続ノードｎ
０に付記した信号レベル−２．５／−１．７Ｖにシフト
された後、差動増幅回路を成すカレントスイッチトラン
ジスタＱ２、Ｑ３に入力される。この信号は、カレント
スイッチトランジスタの一方のトランジスタＱ３のゲー
トに入力される基準電圧レベル（−２．１Ｖ）と比較さ
れる。
圧レベル−１．７／−０．９Ｖにあり、この電圧レベル
は、レベルシフト回路Ｑ１、Ｄ１を介して接続ノードｎ
０に付記した信号レベル−２．５／−１．７Ｖにシフト
された後、差動増幅回路を成すカレントスイッチトラン
ジスタＱ２、Ｑ３に入力される。この信号は、カレント
スイッチトランジスタの一方のトランジスタＱ３のゲー
トに入力される基準電圧レベル（−２．１Ｖ）と比較さ
れる。
【００１９】カレントスイッチトランジスタＱ２、Ｑ３
の出力である差動信号の信号レベルは−０．１／−２．
２Ｖにあり、この振幅範囲の信号が第一〜第三の電界効
果トランジスタＱ５〜Ｑ７のゲートに与えられる。第一
〜第三の電界効果トランジスタＱ５〜Ｑ７の各スレッシ
ョルド電圧Ｖｔｈは全て−０．６〜−０．８Ｖの範囲に
あり、このスレッショルド電圧の値は、−０．１Ｖから
−２．２Ｖまでの振幅範囲の信号について各トランジス
タの同時スイッチング作動を可能にし、安定な作動を与
える。また、このため第二及び第三電界効果トランジス
タを貫流する貫通電流をも防止でき、消費電力が増大す
ることもない。
の出力である差動信号の信号レベルは−０．１／−２．
２Ｖにあり、この振幅範囲の信号が第一〜第三の電界効
果トランジスタＱ５〜Ｑ７のゲートに与えられる。第一
〜第三の電界効果トランジスタＱ５〜Ｑ７の各スレッシ
ョルド電圧Ｖｔｈは全て−０．６〜−０．８Ｖの範囲に
あり、このスレッショルド電圧の値は、−０．１Ｖから
−２．２Ｖまでの振幅範囲の信号について各トランジス
タの同時スイッチング作動を可能にし、安定な作動を与
える。また、このため第二及び第三電界効果トランジス
タを貫流する貫通電流をも防止でき、消費電力が増大す
ることもない。
【００２０】更に、各電界効果トランジスタのスレッシ
ョルド電圧は高電位電源である接地ラインＧＮＤの電位
から規定されるものであるから、各トランジスタの同時
スイッチングが保証されると共に低電位電源ＶＥＥの揺
動に際してもこれらＰ導電型の第一〜第三の電界効果ト
ランジスタのスレッショルド電圧Ｖｔｈについて影響を
与えることはない。従って、一般に各素子が一斉に作動
して電源揺動の生じ易い集積回路の入出力部での作動の
不安定性を回避でき、作動の安定性は更に向上する。
ョルド電圧は高電位電源である接地ラインＧＮＤの電位
から規定されるものであるから、各トランジスタの同時
スイッチングが保証されると共に低電位電源ＶＥＥの揺
動に際してもこれらＰ導電型の第一〜第三の電界効果ト
ランジスタのスレッショルド電圧Ｖｔｈについて影響を
与えることはない。従って、一般に各素子が一斉に作動
して電源揺動の生じ易い集積回路の入出力部での作動の
不安定性を回避でき、作動の安定性は更に向上する。
【００２１】出力側のＮＰＮトランジスタＱ８、Ｑ９の
内一方のトランジスタＱ９はショットキーダイオード付
きトランジスタとして構成してある。このため、このト
ランジスタでの電流飽和を防止し、キャリア蓄積効果に
基づくスイッチング作動の遅れを防止し、トランジスタ
の作動スピードを上げて信号レベル変換時の高速化に寄
与することができる。
内一方のトランジスタＱ９はショットキーダイオード付
きトランジスタとして構成してある。このため、このト
ランジスタでの電流飽和を防止し、キャリア蓄積効果に
基づくスイッチング作動の遅れを防止し、トランジスタ
の作動スピードを上げて信号レベル変換時の高速化に寄
与することができる。
【００２２】本実施例では、一対のカレントスイッチト
ランジスタの一方のゲートに基準電圧を与え、この基準
電圧と他方のトランジスタのゲートに入力されるＥＣＬ
レベルの信号とを比較するという構成を採用したが、こ
れに限るものではなく、差動信号の信号レベルの変換が
可能であることは言うまでもない。
ランジスタの一方のゲートに基準電圧を与え、この基準
電圧と他方のトランジスタのゲートに入力されるＥＣＬ
レベルの信号とを比較するという構成を採用したが、こ
れに限るものではなく、差動信号の信号レベルの変換が
可能であることは言うまでもない。
【００２３】また、電界効果トランジスタの電流値を制
限する抵抗Ｒ５は定電流源とすることが可能であること
は言うまでもなく、この場合、電流は微小な電流値を流
すようにして第一電界効果トランジスタの通電時の消費
電力の増大を防止する。
限する抵抗Ｒ５は定電流源とすることが可能であること
は言うまでもなく、この場合、電流は微小な電流値を流
すようにして第一電界効果トランジスタの通電時の消費
電力の増大を防止する。
【００２４】本発明の信号レベル変換回路は、好適には
ＥＣＬ−ＢｉＣＭＯＳ回路に採用されるが、勿論これに
限定されるものではなく、例えばＧａＡｓのＭＥＳＦＥ
Ｔから構成されるソースカップルＦＥＴロジックに拡張
することができ、種々の半導体回路に採用できる。
ＥＣＬ−ＢｉＣＭＯＳ回路に採用されるが、勿論これに
限定されるものではなく、例えばＧａＡｓのＭＥＳＦＥ
Ｔから構成されるソースカップルＦＥＴロジックに拡張
することができ、種々の半導体回路に採用できる。
【００２５】
【発明の効果】以上説明したように本発明の信号レベル
変換回路によると、カレントスイッチトランジスタの出
力側に配される三個のＰ導電型電界効果トランジスタに
ついて、スレッショルド電圧を相互に同じ値にすること
が容易なため、そのスイッチング作動が同時に行われる
こととなり、安定性が高く、高速のスイッチング作動が
可能となるので、信号レベルの変換が高速になり、半導
体装置の高速化に寄与すること大である。
変換回路によると、カレントスイッチトランジスタの出
力側に配される三個のＰ導電型電界効果トランジスタに
ついて、スレッショルド電圧を相互に同じ値にすること
が容易なため、そのスイッチング作動が同時に行われる
こととなり、安定性が高く、高速のスイッチング作動が
可能となるので、信号レベルの変換が高速になり、半導
体装置の高速化に寄与すること大である。
【００２６】更に、上記電界効果トランジスタのスレッ
ショルド電圧は、高電位電源電圧との電圧差のみによっ
て定まるため、回路のスレッショルド電圧が低電位側電
源の電圧変動による影響を受けないこととなり、信号レ
ベル変換回路の安定な作動が可能となる。
ショルド電圧は、高電位電源電圧との電圧差のみによっ
て定まるため、回路のスレッショルド電圧が低電位側電
源の電圧変動による影響を受けないこととなり、信号レ
ベル変換回路の安定な作動が可能となる。
【００２７】また、高電位電源を接地側電位とすれば、
接地側電位の揺動はより低く抑えることが可能であり、
信号レベル変換回路の上記安定動作は更に向上する。
接地側電位の揺動はより低く抑えることが可能であり、
信号レベル変換回路の上記安定動作は更に向上する。
【図１】本発明の原理図である。
【図２】本発明の一実施例の信号レベル変換回路の回路
図である。
図である。
【図３】従来の信号レベル変換回路の回路図である。
Ｑ１、Ｑ１５…レベルシフトトランジスタ３１、３２、
Ｑ２、Ｑ３…カレントスイッチトランジスタ ５〜７、Ｑ５〜Ｑ７…Ｐ導電型電界効果トランジスタ８
、９、Ｑ８、Ｑ９…出力用ＮＰＮトランジスタＲ１〜Ｒ
５…抵抗 Ｄ１、Ｄ２…レベルシフトダイオード １…定電流源 ４…電流源又は抵抗要素 ＶＣＣ、ＧＮＤ…高電位電源 ＶＥＥ…低電位電源
Ｑ２、Ｑ３…カレントスイッチトランジスタ ５〜７、Ｑ５〜Ｑ７…Ｐ導電型電界効果トランジスタ８
、９、Ｑ８、Ｑ９…出力用ＮＰＮトランジスタＲ１〜Ｒ
５…抵抗 Ｄ１、Ｄ２…レベルシフトダイオード １…定電流源 ４…電流源又は抵抗要素 ＶＣＣ、ＧＮＤ…高電位電源 ＶＥＥ…低電位電源
Claims (1)
- 【請求項１】エミッタが共通に接続されると共に電流源
（１）を介して低電位電源（ＶＥＥ）に接続され、コレ
クタが夫々抵抗（２１、２２）を介して高電位電源（Ｖ
ＣＣ）に接続され、少なくとも一方のゲ−トに信号（Ｉ
Ｎ１、ＩＮ２）が入力される一対のカレントスイッチト
ランジスタ（３１、３２）と、ゲ−トが前記カレントス
イッチトランジスタの一方（３２）のコレクタに、ソー
スが高電位電源（ＶＣＣ）に、ドレインが電流源又は抵
抗要素（４）を介して低電位電源（ＶＥＥ）に、夫々接
続されたＰ導電型の第一電界効果トランジスタ（５）と
、ゲ−トが前記カレントスイッチトランジスタの他方（
３１）のコレクタに、ソースが高電位電源（ＶＣＣ）に
、夫々接続されたＰ導電型の第二電界効果トランジスタ
（６）と、ゲ−トが前記カレントスイッチトランジスタ
の前記一方（３２）のコレクタに、ソースが前記第二電
界効果トランジスタ（６）のドレインに、ドレインが前
記第一電界効果トランジスタ（５）のドレインに、夫々
接続されたＰ導電型の第三電界効果トランジスタ（７）
と、ベースが前記第二電界効果トランジスタ（６）のド
レインに、コレクタが高電位電源（ＶＣＣ）に、夫々接
続された第一のＮＰＮトランジスタ（８）と、ベースが
前記第一電界効果トランジスタ（５）のドレインに、エ
ミッタが低電位電源（ＶＥＥ）に、夫々接続されると共
に、コレクタが前記第一のＮＰＮトランジスタ（８）の
エミッタに接続されて出力ノード（ｎ５）を成す第二の
ＮＰＮトランジスタ（９）とを備える信号レベル変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026033A JPH04265015A (ja) | 1991-02-20 | 1991-02-20 | 信号レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026033A JPH04265015A (ja) | 1991-02-20 | 1991-02-20 | 信号レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04265015A true JPH04265015A (ja) | 1992-09-21 |
Family
ID=12182395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3026033A Withdrawn JPH04265015A (ja) | 1991-02-20 | 1991-02-20 | 信号レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04265015A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0590818A3 (en) * | 1992-10-02 | 1994-05-11 | Nat Semiconductor Corp | Ecl-to-bicmos/cmos translator |
-
1991
- 1991-02-20 JP JP3026033A patent/JPH04265015A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0590818A3 (en) * | 1992-10-02 | 1994-05-11 | Nat Semiconductor Corp | Ecl-to-bicmos/cmos translator |
| US5434518A (en) * | 1992-10-02 | 1995-07-18 | National Semiconductor Corporation | ECL-to-BICOMS/CMOS translator |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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