JPH11353045A - バンドギャップ型基準電圧発生回路 - Google Patents
バンドギャップ型基準電圧発生回路Info
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- JPH11353045A JPH11353045A JP10157770A JP15777098A JPH11353045A JP H11353045 A JPH11353045 A JP H11353045A JP 10157770 A JP10157770 A JP 10157770A JP 15777098 A JP15777098 A JP 15777098A JP H11353045 A JPH11353045 A JP H11353045A
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- QZZYPHBVOQMBAT-JTQLQIEISA-N (2s)-2-amino-3-[4-(2-fluoroethoxy)phenyl]propanoic acid Chemical compound OC(=O)[C@@H](N)CC1=CC=C(OCCF)C=C1 QZZYPHBVOQMBAT-JTQLQIEISA-N 0.000 claims description 47
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
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Abstract
(57)【要約】
【課題】 より高速のバンドキャップ型基準電圧発生回
路を提供する。 【解決手段】 外部電源電圧Ｖｄｄをバイアス電圧Ｖｂ
とするか、又は、外部電源電圧Ｖｄｄで駆動されるバイ
アス電圧発生回路の出力電圧をバイアス電圧Ｖｂとし
て、このバイアス電圧Ｖｂで第４回路要素のｎチャンネ
ルＦＥＴ（Ｎ４０）をオン状態にすることにより、キャ
パシタＣの端子電圧を低下させている。そして、この端
子電圧の低下を利用して、弱反転動作するｎチャンネル
ＦＥＴ（Ｎ１０，Ｎ２０）のゲート電圧を、迅速に確定
している。
路を提供する。 【解決手段】 外部電源電圧Ｖｄｄをバイアス電圧Ｖｂ
とするか、又は、外部電源電圧Ｖｄｄで駆動されるバイ
アス電圧発生回路の出力電圧をバイアス電圧Ｖｂとし
て、このバイアス電圧Ｖｂで第４回路要素のｎチャンネ
ルＦＥＴ（Ｎ４０）をオン状態にすることにより、キャ
パシタＣの端子電圧を低下させている。そして、この端
子電圧の低下を利用して、弱反転動作するｎチャンネル
ＦＥＴ（Ｎ１０，Ｎ２０）のゲート電圧を、迅速に確定
している。
Description
【０００１】
【発明の属する技術分野】本発明は、バンドギャップ型
基準電圧発生回路に関し、特に、応答速度を向上させた
バンドギャップ型基準電圧発生回路に関する。
基準電圧発生回路に関し、特に、応答速度を向上させた
バンドギャップ型基準電圧発生回路に関する。
【０００２】
【従来の技術】従来、集積回路等を駆動するための電圧
は、安定した基準の電圧である必要があるため、バンド
ギャップ型基準電圧発生回路が用いられていた。図７
は、従来のバンドギャップ型基準電圧発生回路の回路図
である。
は、安定した基準の電圧である必要があるため、バンド
ギャップ型基準電圧発生回路が用いられていた。図７
は、従来のバンドギャップ型基準電圧発生回路の回路図
である。
【０００３】図７に示した従来のバンドギャップ型基準
電圧発生回路は、電源電Ｖｄｄを供給して、第１回路要
素と第２回路要素のｎチャンネルＦＥＴを弱反転動作さ
せることにより、半導体のバンド構造で決まる基準電圧
Ｖｏを発生させる。
電圧発生回路は、電源電Ｖｄｄを供給して、第１回路要
素と第２回路要素のｎチャンネルＦＥＴを弱反転動作さ
せることにより、半導体のバンド構造で決まる基準電圧
Ｖｏを発生させる。
【０００４】すなわち、Ｄ１とＤ２の接合面積比を１：
Ｎとし、ＲとｘＲの抵抗比を１：ｘとすると、安定状態
においては、回路出力電圧ＶｏはＶｆ＋（ｘｋＴ／ｑ）
・ｌｎＮとなる。ここで、Ｖｆは、ｎ型半導体の真性キ
ャリア濃度をｎｉとし、ドナー濃度をｎｄとすると、
（ｋＴ／ｑ）・ｌｎ（ｎｄ／ｎｉ）であらわされる。
Ｎとし、ＲとｘＲの抵抗比を１：ｘとすると、安定状態
においては、回路出力電圧ＶｏはＶｆ＋（ｘｋＴ／ｑ）
・ｌｎＮとなる。ここで、Ｖｆは、ｎ型半導体の真性キ
ャリア濃度をｎｉとし、ドナー濃度をｎｄとすると、
（ｋＴ／ｑ）・ｌｎ（ｎｄ／ｎｉ）であらわされる。
【０００５】
【発明が解決しようとする課題】しかし、上述した従来
のバンドギャップ型基準電圧発生回路では、外部電源投
入時に、ＦＥＴのゲート電位が確定せず、速やかに基準
電圧Ｖｏが選られないという欠点があった。
のバンドギャップ型基準電圧発生回路では、外部電源投
入時に、ＦＥＴのゲート電位が確定せず、速やかに基準
電圧Ｖｏが選られないという欠点があった。
【０００６】そこで、本発明は、外部電源投入後速やか
に基準電圧を発生することができる高速のバンドキャッ
プ型基準電圧発生回路を提供することを課題としてい
る。
に基準電圧を発生することができる高速のバンドキャッ
プ型基準電圧発生回路を提供することを課題としてい
る。
【０００７】
【課題を解決するための手段】上記課題を解決するため
の本発明のバンドギャップ型基準電圧発生回路は、弱反
転状態で動作するｎチャンネルＦＥＴと、スイッチング
動作するｐチャンネルＦＥＴ）とを有する第１回路要素
と、弱反転状態で動作するｎチャンネルＦＥＴと、スイ
ッチング動作するｐチャンネルＦＥＴと、抵抗とを有す
る第２回路要素と、スイッチング動作するｐチャンネル
ＦＥＴと、抵抗とを有して基準電圧を出力する第３回路
要素とを並列接続した回路に、更に、スイッチング動作
するｐチャンネルＦＥＴと、バイアス電圧によりスイッ
チング動作するｎチャンネルＦＥＴとを有する第４回路
要素を並列接続し、前記第１回路要素のｐチャンネルＦ
ＥＴのゲートと、前記第２回路要素のｐチャンネルＦＥ
Ｔのゲートと、前記第３回路要素のｐチャンネルＦＥＴ
のゲートと、前記第２回路要素のｎチャンネルＦＥＴの
ドレインとを接続し、前記第１回路要素のｎチャンネル
ＦＥＴのゲートと、前記第２回路要素のｎチャンネルＦ
ＥＴのゲートとを接続してカレントミラー回路を構成
し、前記第２回路要素のｎチャンネルＦＥＴのドレイン
と、前記第４回路要素のｎチャンネルＦＥＴのドレイン
とをキャパシタを介して接続し、バイアス電圧により前
記第４回路要素のｎチャンネルＦＥＴをオン状態とする
ことにより、前記キャパシタの端子電圧を低下させ、低
下した前記端子電圧により、第１回路要素及び第２回路
要素のｐチャンネルＦＥＴをオン状態にして、前記第１
回路要素のｎチャンネルＦＥＴ及び前記第２回路要素の
ｎチャンネルＦＥＴを弱反転動作させている。
の本発明のバンドギャップ型基準電圧発生回路は、弱反
転状態で動作するｎチャンネルＦＥＴと、スイッチング
動作するｐチャンネルＦＥＴ）とを有する第１回路要素
と、弱反転状態で動作するｎチャンネルＦＥＴと、スイ
ッチング動作するｐチャンネルＦＥＴと、抵抗とを有す
る第２回路要素と、スイッチング動作するｐチャンネル
ＦＥＴと、抵抗とを有して基準電圧を出力する第３回路
要素とを並列接続した回路に、更に、スイッチング動作
するｐチャンネルＦＥＴと、バイアス電圧によりスイッ
チング動作するｎチャンネルＦＥＴとを有する第４回路
要素を並列接続し、前記第１回路要素のｐチャンネルＦ
ＥＴのゲートと、前記第２回路要素のｐチャンネルＦＥ
Ｔのゲートと、前記第３回路要素のｐチャンネルＦＥＴ
のゲートと、前記第２回路要素のｎチャンネルＦＥＴの
ドレインとを接続し、前記第１回路要素のｎチャンネル
ＦＥＴのゲートと、前記第２回路要素のｎチャンネルＦ
ＥＴのゲートとを接続してカレントミラー回路を構成
し、前記第２回路要素のｎチャンネルＦＥＴのドレイン
と、前記第４回路要素のｎチャンネルＦＥＴのドレイン
とをキャパシタを介して接続し、バイアス電圧により前
記第４回路要素のｎチャンネルＦＥＴをオン状態とする
ことにより、前記キャパシタの端子電圧を低下させ、低
下した前記端子電圧により、第１回路要素及び第２回路
要素のｐチャンネルＦＥＴをオン状態にして、前記第１
回路要素のｎチャンネルＦＥＴ及び前記第２回路要素の
ｎチャンネルＦＥＴを弱反転動作させている。
【０００８】すなわち、本発明においては、外部電源電
圧をバイアス電圧とするか、又は、外部電源電圧で駆動
されるバイアス電圧発生回路の出力電圧をバイアス電圧
として、このバイアス電圧で第４回路要素のｎチャンネ
ルＦＥＴをオン状態にすることにより、キャパシタの端
子電圧を低下させている。そして、この端子電圧の低下
を利用して、第１回路要素及び第２回路要素のｐチャン
ネルＦＥＴをオン状態としている。これにより、ｎチャ
ンネルＦＥＴ のゲート電圧を迅速に確定し、以って、
ｎチャンネルＦＥＴを迅速に弱反転状態で動作するよう
にしている。
圧をバイアス電圧とするか、又は、外部電源電圧で駆動
されるバイアス電圧発生回路の出力電圧をバイアス電圧
として、このバイアス電圧で第４回路要素のｎチャンネ
ルＦＥＴをオン状態にすることにより、キャパシタの端
子電圧を低下させている。そして、この端子電圧の低下
を利用して、第１回路要素及び第２回路要素のｐチャン
ネルＦＥＴをオン状態としている。これにより、ｎチャ
ンネルＦＥＴ のゲート電圧を迅速に確定し、以って、
ｎチャンネルＦＥＴを迅速に弱反転状態で動作するよう
にしている。
【０００９】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。
実施の形態について説明する。
【００１０】図１は、本発明のバンドギャップ型基準電
圧発生回路の回路図である。
圧発生回路の回路図である。
【００１１】図１によれば、本発明のバンドギャップ型
基準電圧発生回路は、第１回路要素１と第２回路要素２
と第３回路要素３とからなる従来のバンドギャップ型基
準電圧発生回路に、更に、バイアス電圧Ｖｂの入力によ
りスイッチング動作するｎチャンネルＦＥＴ（Ｎ４０）
を含む第４回路要素４を並列接続したものである。
基準電圧発生回路は、第１回路要素１と第２回路要素２
と第３回路要素３とからなる従来のバンドギャップ型基
準電圧発生回路に、更に、バイアス電圧Ｖｂの入力によ
りスイッチング動作するｎチャンネルＦＥＴ（Ｎ４０）
を含む第４回路要素４を並列接続したものである。
【００１２】本発明においては、第１回路要素１、第２
回路要素２、第３回路要素間の相互接続は、従来のバン
ドギャップが多岐順電圧発生回路と同様である。
回路要素２、第３回路要素間の相互接続は、従来のバン
ドギャップが多岐順電圧発生回路と同様である。
【００１３】すなわち、第１回路要素１と第２回路要素
２とは それぞれの有するｐチャンネルＦＥＴ（Ｐ１
０，Ｐ２０）のゲートを接続することにより、相互接続
されている。
２とは それぞれの有するｐチャンネルＦＥＴ（Ｐ１
０，Ｐ２０）のゲートを接続することにより、相互接続
されている。
【００１４】又、第２回路要素２と第３回路要素とは、
それぞれの有するｐチャンネルＦＥＴ（Ｐ２０，Ｐ３
０）のゲートを接続することにより、相互接続されてい
る。
それぞれの有するｐチャンネルＦＥＴ（Ｐ２０，Ｐ３
０）のゲートを接続することにより、相互接続されてい
る。
【００１５】これに加えて、第２回路要素のｎチャンネ
ルＦＥＴ（Ｎ２０）のドレインと第４回路要素のｎチャ
ンネルＦＥＴ（Ｎ４０）のドレインとは、キャパシタＣ
を介して接続されている。
ルＦＥＴ（Ｎ２０）のドレインと第４回路要素のｎチャ
ンネルＦＥＴ（Ｎ４０）のドレインとは、キャパシタＣ
を介して接続されている。
【００１６】次に、図２を参照して、本発明のバンドギ
ャップ型基準電圧発生回路の動作について説明する。
ャップ型基準電圧発生回路の動作について説明する。
【００１７】まず、図示しないバイアス電圧発生手段か
らバイアス電圧Ｖｂが第４回路要素４のｎチャンネルＦ
ＥＴ（Ｎ４０）のゲートに入力されると、ｎチャンネル
ＦＥＴ（Ｎ４０）のドレイン・ソース間が導通して、Ｙ
点の電圧Ｖｙが外部電源電圧ＶｄｄからｎチャンネルＦ
ＥＴ（Ｎ４０）のドレイン電圧まで低下する。
らバイアス電圧Ｖｂが第４回路要素４のｎチャンネルＦ
ＥＴ（Ｎ４０）のゲートに入力されると、ｎチャンネル
ＦＥＴ（Ｎ４０）のドレイン・ソース間が導通して、Ｙ
点の電圧Ｖｙが外部電源電圧ＶｄｄからｎチャンネルＦ
ＥＴ（Ｎ４０）のドレイン電圧まで低下する。
【００１８】そして、Ｖｙの低下に伴い、Ｘ点の電圧Ｖ
ｘは、外部電源電圧Ｖｄｄから、ｐチャンネルＦＥＴ
（Ｐ２０）の浮遊容量とキャパシタＣとで定まる分圧ま
で低下する。
ｘは、外部電源電圧Ｖｄｄから、ｐチャンネルＦＥＴ
（Ｐ２０）の浮遊容量とキャパシタＣとで定まる分圧ま
で低下する。
【００１９】この電圧Ｖｘは、第１回路要素のｐチャン
ネルＦＥＴ（Ｐ１０）のゲート及び第２回路要素のｐチ
ャンネルＦＥＴ（Ｐ２０）のゲートに加わる。従って、
ｐチャンネルＦＥＴ（Ｐ１０）とｐチャンネルＦＥＴ
（Ｐ２０）とがオン状態となる。
ネルＦＥＴ（Ｐ１０）のゲート及び第２回路要素のｐチ
ャンネルＦＥＴ（Ｐ２０）のゲートに加わる。従って、
ｐチャンネルＦＥＴ（Ｐ１０）とｐチャンネルＦＥＴ
（Ｐ２０）とがオン状態となる。
【００２０】このため、オン状態にあるｐチャンネルＦ
ＥＴ（Ｐ１０）のドレイン電圧であるＷ点の電圧Ｖｗ
が、ｎチャンネルＦＥＴ（Ｎ１０）のゲート及びｎチャ
ンネルＦＥＴ（Ｎ２０）のゲートに加わり、両ＦＥＴが
弱反転動作を開始する。
ＥＴ（Ｐ１０）のドレイン電圧であるＷ点の電圧Ｖｗ
が、ｎチャンネルＦＥＴ（Ｎ１０）のゲート及びｎチャ
ンネルＦＥＴ（Ｎ２０）のゲートに加わり、両ＦＥＴが
弱反転動作を開始する。
【００２１】すなわち、図２において、ｎチャンネルＦ
ＥＴ（Ｎ１０）のドレイン電圧Ｖｗが立ち上がり、続い
てｎチャンネルＦＥＴ（Ｎ２０）のソース電圧Ｖｚが立
ち上がり、両ＦＥＴが弱反転動作を開始している。
ＥＴ（Ｎ１０）のドレイン電圧Ｖｗが立ち上がり、続い
てｎチャンネルＦＥＴ（Ｎ２０）のソース電圧Ｖｚが立
ち上がり、両ＦＥＴが弱反転動作を開始している。
【００２２】一方、基準電圧Ｖｏを出力するための第３
回路要素のｐチャンネルＦＥＴ（Ｐ３０）は、既に、点
Ｘの電圧Ｖｘの入力を受けて、ｎチャンネルＦＥＴ（Ｎ
１０）及びｎチャンネルＦＥＴ（Ｎ２０）が動作を開始
する以前から、動作を開始している。従って、弱反転動
作する２つのｎチャンネルＦＥＴ（Ｎ１０，Ｎ２０）が
定常状態に入る時刻ｔ２で、基準電圧Ｖｏも所定値に到
達する。
回路要素のｐチャンネルＦＥＴ（Ｐ３０）は、既に、点
Ｘの電圧Ｖｘの入力を受けて、ｎチャンネルＦＥＴ（Ｎ
１０）及びｎチャンネルＦＥＴ（Ｎ２０）が動作を開始
する以前から、動作を開始している。従って、弱反転動
作する２つのｎチャンネルＦＥＴ（Ｎ１０，Ｎ２０）が
定常状態に入る時刻ｔ２で、基準電圧Ｖｏも所定値に到
達する。
【００２３】本発明においては、外部電源電圧Ｖｄｄが
所定値に到達する時刻Ｔ１に遅れて時刻Ｔ２で所定の基
準電圧Ｖｏを発生している。時間間隔（Ｔ１ − Ｔ
２）は弱反転動作する２つのｎチャンネルＦＥＴ（Ｎ１
０，Ｎ２０）のスイッチング時間である。このように、
本発明のバンドギャップ型基準電圧発生回路は、外部電
源投入後速やかに基準電圧Ｖｏを発生している。
所定値に到達する時刻Ｔ１に遅れて時刻Ｔ２で所定の基
準電圧Ｖｏを発生している。時間間隔（Ｔ１ − Ｔ
２）は弱反転動作する２つのｎチャンネルＦＥＴ（Ｎ１
０，Ｎ２０）のスイッチング時間である。このように、
本発明のバンドギャップ型基準電圧発生回路は、外部電
源投入後速やかに基準電圧Ｖｏを発生している。
【００２４】次に、図３は、第４回路用素子のスイッチ
ング素子として、複数（ｊ個）のｐチャンネルＦＥＴの
カスコード接続を用いる場合の本発明のバンドギャップ
型基準電圧発生回路である。
ング素子として、複数（ｊ個）のｐチャンネルＦＥＴの
カスコード接続を用いる場合の本発明のバンドギャップ
型基準電圧発生回路である。
【００２５】各ｐチャンネルＦＥＴの動作特性が同一で
あると仮定して、ドレイン電流対ゲート・ソース間電圧
特性に現れる閾値電圧をＶｔとすると、オン状態での点
ｙの電圧Ｖｙは、Ｖｄｄ−（ｊ−３９）×Ｖｔとなる。
このように、Ｖｙを低くすることにより、ｐチャンネル
ＦＥＴ（Ｐ１０、Ｐ２０、Ｐ３０）のゲートに加わる電
圧をより低くして、ｐチャンネルＦＥＴ（Ｐ１０、Ｐ２
０、Ｐ３０）を速やかにオン状態となるようにしてい
る。
あると仮定して、ドレイン電流対ゲート・ソース間電圧
特性に現れる閾値電圧をＶｔとすると、オン状態での点
ｙの電圧Ｖｙは、Ｖｄｄ−（ｊ−３９）×Ｖｔとなる。
このように、Ｖｙを低くすることにより、ｐチャンネル
ＦＥＴ（Ｐ１０、Ｐ２０、Ｐ３０）のゲートに加わる電
圧をより低くして、ｐチャンネルＦＥＴ（Ｐ１０、Ｐ２
０、Ｐ３０）を速やかにオン状態となるようにしてい
る。
【００２６】次に、図４は、弱反転動作するｎチャンネ
ルＦＥＴを複数とした場合の本発明のバンドギャップ型
基準電圧発生回路である。図４に示すようにｎチャンネ
ルＦＥＴをカスコード接続すれば、カスコード全体のド
レイン電圧対ドレイン電流特性における飽和特性は、素
子単体の場合に比べて改善される。従って、点Ｗの電圧
Ｖｗ、点Ｘの電圧Ｖｘ、点Ｙの電圧Ｖｙへの依存性を低
減させて、回路を動作させることができるようになる。
ルＦＥＴを複数とした場合の本発明のバンドギャップ型
基準電圧発生回路である。図４に示すようにｎチャンネ
ルＦＥＴをカスコード接続すれば、カスコード全体のド
レイン電圧対ドレイン電流特性における飽和特性は、素
子単体の場合に比べて改善される。従って、点Ｗの電圧
Ｖｗ、点Ｘの電圧Ｖｘ、点Ｙの電圧Ｖｙへの依存性を低
減させて、回路を動作させることができるようになる。
【００２７】又、図５は、第１回路要素及び第３回路要
素に２つのｐチャンネルＦＥＴを設けた場合の本発明の
バンドギャップ型基準電圧発生回路である。
素に２つのｐチャンネルＦＥＴを設けた場合の本発明の
バンドギャップ型基準電圧発生回路である。
【００２８】図５に示すように、第１回路要素１のｐチ
ャンネルＦＥＴ（Ｐ１１）のゲートと第３回路要素３の
ｐチャンネルＦＥＴ（Ｐ３１）のゲートは点Ｙに接続さ
れている。従って、バイアス電圧Ｖｂの入力を受けて、
第４回路要素のｎチャンネルＦＥＴ（Ｎ４０）がオン状
態となると同時にｐチャンネルＦＥＴ（Ｐ１１、Ｐ３
１）のゲート電圧が確定する。
ャンネルＦＥＴ（Ｐ１１）のゲートと第３回路要素３の
ｐチャンネルＦＥＴ（Ｐ３１）のゲートは点Ｙに接続さ
れている。従って、バイアス電圧Ｖｂの入力を受けて、
第４回路要素のｎチャンネルＦＥＴ（Ｎ４０）がオン状
態となると同時にｐチャンネルＦＥＴ（Ｐ１１、Ｐ３
１）のゲート電圧が確定する。
【００２９】ところで、点Ｙの電圧Ｖｙが確定すると同
時に、点Ｘの電圧Ｖｘが確定するから、ｐチャンネルＦ
ＥＴ（Ｐ１Ｏ，Ｐ１１，Ｐ３０，Ｐ３１）のゲート電圧
は同時に確定し、同時にスイッチング動作を開始する。
時に、点Ｘの電圧Ｖｘが確定するから、ｐチャンネルＦ
ＥＴ（Ｐ１Ｏ，Ｐ１１，Ｐ３０，Ｐ３１）のゲート電圧
は同時に確定し、同時にスイッチング動作を開始する。
【００３０】しかも、ｐチャンネルＦＥＴ（Ｐ１０，Ｐ
１１）及びｐチャンネルＦＥＴ（Ｐ３０，Ｐ３１）はそ
れぞれカスコード接続となっており、素子単体の場合よ
りも、ドレイン電圧対ドレイン電流特性における飽和特
性が改善されている。従って、点Ｗの電圧Ｖｗ、点Ｘの
電圧Ｖｘ、点Ｙの電圧Ｖｙへの依存性を低減させて、回
路を動作させることができるようになる。この観点か
ら、上記ｐチャンネルＦＥＴのカスコード接続は、２つ
の素子のカスコード接続にとどまらず、２以上のそしの
カスコード接続であってもよい。
１１）及びｐチャンネルＦＥＴ（Ｐ３０，Ｐ３１）はそ
れぞれカスコード接続となっており、素子単体の場合よ
りも、ドレイン電圧対ドレイン電流特性における飽和特
性が改善されている。従って、点Ｗの電圧Ｖｗ、点Ｘの
電圧Ｖｘ、点Ｙの電圧Ｖｙへの依存性を低減させて、回
路を動作させることができるようになる。この観点か
ら、上記ｐチャンネルＦＥＴのカスコード接続は、２つ
の素子のカスコード接続にとどまらず、２以上のそしの
カスコード接続であってもよい。
【００３１】以上説明した２つのバンドギャップ型基準
電圧発生装置には、バイアス電圧Ｖｂを供給する必要が
あるが、このバイアス電圧Ｖｂは外部電源電圧Ｖｂであ
ってもかまわない。
電圧発生装置には、バイアス電圧Ｖｂを供給する必要が
あるが、このバイアス電圧Ｖｂは外部電源電圧Ｖｂであ
ってもかまわない。
【００３２】ところで、Ｙ点の電圧Ｖｙに応じてＶｂを
決めれば、ｎチャンネルＦＥＴ（Ｎ４０）は、より高速
にスイッチングする。そのために、特に、バイアス電圧
発生回路を設けてもよい。
決めれば、ｎチャンネルＦＥＴ（Ｎ４０）は、より高速
にスイッチングする。そのために、特に、バイアス電圧
発生回路を設けてもよい。
【００３３】図６は、ＦＥＴからなるバイアス発生回路
の一例である。この回路は、カスコード接続した複数の
ｐチャンネルＦＥＴに、カスコード接続した複数のｎチ
ャンネルＦＥＴを接続したＦＥＴのカスコード接続回路
であり、外部電源電圧Ｖｄｄの供給を受けて、ｐチャン
ネルＦＥＴのドレインとｎチャンネルＦＥＴのドレイン
とが接続された点からバイアス電圧Ｖｂを出力するもの
である。
の一例である。この回路は、カスコード接続した複数の
ｐチャンネルＦＥＴに、カスコード接続した複数のｎチ
ャンネルＦＥＴを接続したＦＥＴのカスコード接続回路
であり、外部電源電圧Ｖｄｄの供給を受けて、ｐチャン
ネルＦＥＴのドレインとｎチャンネルＦＥＴのドレイン
とが接続された点からバイアス電圧Ｖｂを出力するもの
である。
【００３４】以上、本発明の実施形態について説明し
た。
た。
【００３５】但し、第3回路要素においては、ダイオー
ドDをアース端子と抵抗(R2)端子との間に挿入して、基
準電圧Voを所望の値だけ持ち上ることとしてもよい。こ
のようにダイオードDを挿入すれば、基準電圧Voの温度
依存性を低減することができる。
ドDをアース端子と抵抗(R2)端子との間に挿入して、基
準電圧Voを所望の値だけ持ち上ることとしてもよい。こ
のようにダイオードDを挿入すれば、基準電圧Voの温度
依存性を低減することができる。
【００３６】又、抵抗R1,R2は、第2回路要素と第3回路
要素の電流をそれぞれ制限するためのものである。但
し、これらの抵抗は、外部電源電圧Vdd、各FETの特性に
応じて省略することは可能である。
要素の電流をそれぞれ制限するためのものである。但
し、これらの抵抗は、外部電源電圧Vdd、各FETの特性に
応じて省略することは可能である。
【００３７】又、アース端子に替えて、負の電圧Vssを
供給する外部電源の出力端子に接続してもよい。
供給する外部電源の出力端子に接続してもよい。
【００３８】
【発明の効果】以上説明した本発明によれば、第１乃至
第３回路要素からなる従来のバンドギャップ型基準電圧
発生回路に対し、更に第４回路要素を付加し、第２回路
要素と第４回路要素とをキャパシタで結合したので、よ
り高速に基準電圧を発生することができる。
第３回路要素からなる従来のバンドギャップ型基準電圧
発生回路に対し、更に第４回路要素を付加し、第２回路
要素と第４回路要素とをキャパシタで結合したので、よ
り高速に基準電圧を発生することができる。
【００３９】又、弱反転動作する２以上のｎチャンネル
ＦＥＴをカスコード接続し、スイッチング動作するｐチ
ャンネルＦＥＴをカスコード接続して、飽和特性を改善
しているので、回路各点での電圧値に対する依存性を緩
和した回路動作が行われ、以って、高速に基準電圧を発
生することができる。
ＦＥＴをカスコード接続し、スイッチング動作するｐチ
ャンネルＦＥＴをカスコード接続して、飽和特性を改善
しているので、回路各点での電圧値に対する依存性を緩
和した回路動作が行われ、以って、高速に基準電圧を発
生することができる。
【図１】本発明のバンドギャップ型基準電圧発生回路。
【図２】本発明のバンドギャップ型基準電圧発生回路の
動作を説明するためのタイムチャート。
動作を説明するためのタイムチャート。
【図３】第４回路要素にカスコード接続を用いた場合の
本発明のバンドギャップ型基準電圧発生回路。
本発明のバンドギャップ型基準電圧発生回路。
【図４】第１回路要素及び第２回路要素にカスコード接
続を用いた場合の本発明のバンドギャップ型基準電圧発
生回路。
続を用いた場合の本発明のバンドギャップ型基準電圧発
生回路。
【図５】第１回路要素と第３回路要素にそれぞれｐチャ
ンネルＦＥＴを一つずつ付加した場合の本発明のバンド
ギャップ型基準電圧発生回路。
ンネルＦＥＴを一つずつ付加した場合の本発明のバンド
ギャップ型基準電圧発生回路。
【図６】第４回路要素にバイアス電圧を供給するバイア
ス電圧発生回路。
ス電圧発生回路。
【図７】従来のバンドギャップ型基準電圧発生回路。
１、１１ 第１回路要素 ２、１２ 第２回路要素 ３、１３ 第３回路要素 ４、１４ 第４回路要素 C キャパシタ Vdd 外部電源電圧 Vb バイアス電圧 R1,R2 抵抗
Claims (6)
- 【請求項１】 弱反転状態で動作するｎチャンネルＦＥ
Ｔ（Ｎ１０）と、スイッチング動作するｐチャンネルＦ
ＥＴ（Ｐ１０）とを有する第１回路要素と、 弱反転状態で動作するｎチャンネルＦＥＴ（Ｎ２０）
と、スイッチング動作するｐチャンネルＦＥＴ（Ｐ２
０）と、抵抗（Ｒ１）とを有する第２回路要素と、 スイッチング動作するｐチャンネルＦＥＴ（Ｐ３０）
と、抵抗（Ｒ２）とを有して基準電圧を出力する第３回
路要素とを並列接続した回路に、更に、 スイッチング動作するｐチャンネルＦＥＴ（Ｐ４０）
と、バイアス電圧によりスイッチング動作するｎチャン
ネルＦＥＴ（Ｎ４０）とを有する第４回路要素を並列接
続し、 前記第1回路要素においては、前記nチャンネルＦＥＴ
（Ｎ１０）のドレインと前記ｐチャンネルＦＥＴ（Ｐ１
０）のドレインとを接続し、 前記第2回路要素においては、前記ｎチャンネルＦＥＴ
（Ｎ２０）のドレインと、前記ｐチャンネルＦＥＴ（Ｐ
２０）のドレインとを接続するとともに、前記ｎチャン
ネルＦＥＴ（N２０）のソースと前記抵抗(R1)とを接続
し、 前記第3回路要素においては、前記ｐチャンネルＦＥＴ
（Ｐ３０）のドレインと前記抵抗（Ｒ２）とを接続し、 第4回路要素においては、前記ｐチャンネルＦＥＴ（Ｐ
４０）のドレインと、と、前記ｎチャンネルＦＥＴ（Ｎ
４０）のドレインとを接続し、 前記第１回路要素のｐチャンネルＦＥＴ（Ｐ１０）のゲ
ートと、前記第２回路要素のｐチャンネルＦＥＴ（Ｐ２
０）のゲートと、前記第３回路要素のｐチャンネルＦＥ
Ｔ（Ｐ３０）のゲートと、前記第２回路要素のｎチャン
ネルＦＥＴ（Ｎ２０）のドレインとを接続し、 前記第１回路要素のｎチャンネルＦＥＴ（Ｎ１０）のゲ
ートと、前記第２回路要素のｎチャンネルＦＥＴ（Ｎ２
０）のゲートとを接続してカレントミラー回路を構成
し、 前記第２回路要素のｎチャンネルＦＥＴ（Ｎ２０）のド
レインと、前記第４回路要素のｎチャンネルＦＥＴ（Ｎ
４０）のドレインとをキャパシタを介して接続し、 前記バイアス電圧により前記第４回路要素のｎチャンネ
ルＦＥＴ（Ｎ４０）をオン状態とすることにより、前記
キャパシタの端子電圧を低下させ、 前記低下した前記端子電圧により、前記第１回路要素及
び前記第２回路要素のｐチャンネルＦＥＴ（Ｐ１０）を
オン状態にして、前記第１回路要素のｎチャンネルＦＥ
Ｔ（Ｎ１０）及び前記第２回路要素のｎチャンネルＦＥ
Ｔ（Ｎ２０）を弱反転動作させることを特徴とするバン
ドギャップ型基準電圧発生回路。 - 【請求項２】 弱反転状態で動作するｎチャンネルＦＥ
Ｔ（Ｎ１０）と、スイッチング動作するｐチャンネルＦ
ＥＴ（Ｐ１０）とを有する第１回路要素と、 弱反転状態で動作するｎチャンネルＦＥＴ（Ｎ２０）
と、スイッチング動作するｐチャンネルＦＥＴ（Ｐ２
０）と、抵抗（Ｒ１）とを有する第２回路要素と、 スイッチング動作するｐチャンネルＦＥＴ（Ｐ３０）
と、抵抗（Ｒ２）とを有して基準電圧を出力する第３回
路要素とを並列接続した回路に、更に、 スイッチング動作する複数のｐチャンネルＦＥＴ（Ｐ４
０、Ｐ４１，．．．，Ｐｊ）のカスコード接続と、バイ
アス電圧によりスイッチング動作するｎチャンネルＦＥ
Ｔ（Ｎ４０）とを有する第４回路要素を並列接続し、 前記第1回路要素においては、前記ｎチャンネルＦＥＴ
（Ｎ１０）のドレインと、前記ｐチャンネルＦＥＴ（Ｐ
１０）のドレインとを接続し、 前記第2回路要素においては、前記ｎチャンネルＦＥＴ
（Ｎ２０）のドレインと、前記ｐチャンネルＦＥＴ（Ｐ
２０）のドレインとを接続するとともに、前記ｎチャン
ネルＦＥＴ（Ｎ２０）のソースと、前記抵抗（Ｒ１）と
を接続し、 前記第3回路要素においては、前記ｐチャンネルＦＥＴ
（Ｐ３０）のドレインと、前記抵抗（Ｒ２）とを接続
し、 前記第4回路要素においては、前記複数のカスコード接
続中の前記pチャンネルFET（Pｊ）のドレインと、前記
ｎチャンネルＦＥＴ（Ｎ４０）のドレインとを接続し、 前記第１回路要素のｐチャンネルＦＥＴ（Ｐ１０）のゲ
ートと、前記第２回路要素のｐチャンネルＦＥＴ（Ｐ２
０）のゲートと、前記第３回路要素のｐチャンネルＦＥ
Ｔ（Ｐ３０）のゲートと、前記第２回路要素のｎチャン
ネルＦＥＴ（Ｎ２０）のドレインとを接続し、 前記第１回路要素のｎチャンネルＦＥＴ（Ｎ１０）のゲ
ートと、前記第２回路要素のｎチャンネルＦＥＴ（Ｎ２
０）のゲートとを接続してカレントミラー回路を構成
し、 前記第２回路要素のｎチャンネルＦＥＴ（Ｎ２０）のド
レインと、前記第４回路要素のｎチャンネルＦＥＴ（Ｎ
４０）のドレインとをキャパシタを介して接続し、 前記バイアス電圧により前記第４回路要素のｎチャンネ
ルＦＥＴ（Ｎ４０）をオン状態とすることにより、前記
キャパシタの端子電圧を低下させ、 前記低下した前記端子電圧により、前記第１回路要素及
び前記第２回路要素のｐチャンネルＦＥＴ（Ｐ１０）を
オン状態にして、前記第１回路要素のｎチャンネルＦＥ
Ｔ（Ｎ１０）及び前記第２回路要素のｎチャンネルＦＥ
Ｔ（Ｎ２０）を弱反転動作させることを特徴とするバン
ドギャップ型基準電圧発生回路。 - 【請求項３】 弱反転状態で動作する複数のｎチャンネ
ルＦＥＴ（Ｎ１０、Ｎ１１，．．．，Ｎｋ）のカスコー
ド接続と、スイッチング動作するｐチャンネルＦＥＴ
（Ｐ１０）とを有する第１回路要素と、 弱反転状態で動作する複数のｎチャンネルＦＥＴ（Ｎ２
０、Ｎ２１，．．．，Ｎｍ）のカスコード接続と、スイ
ッチング動作するｐチャンネルＦＥＴ（Ｐ２０）と、抵
抗（Ｒ１）とを有する第２回路要素と、 スイッチング動作するｐチャンネルＦＥＴ（Ｐ３０）
と、抵抗（Ｒ２）とを有して基準電圧を出力する第３回
路要素とを並列接続した回路に、更に、 スイッチング動作するｐチャンネルＦＥＴ（Ｐ４０）
と、バイアス電圧によりスイッチング動作するｎチャン
ネルＦＥＴ（Ｎ４０）とを有する第４回路要素を並列接
続し、 前記第1回路要素においては、前記カスコード接続中の
前記nチャンネルFET(N10)のドレインと、前記ｐチャン
ネルＦＥＴ（Ｐ１０）のドレインとを接続し、 前記第２回路要素においては、前記カスコード接続中の
前記ｎチャンネルＦＥＴ（Ｎ２０）のドレインと、前記
ｐチャンネルＦＥＴ（Ｐ２０）のドレインとを接続する
とともに、前記カスコード接続中の前記ｎチャンネルＦ
ＥＴ（Ｎm）のソースと前記抵抗（Ｒ１）とを接続し、 前記第3回路要素においては、前記ｐチャンネルＦＥＴ
（Ｐ３０）のドレイントと、前記抵抗（Ｒ２）とを接続
し、 前記第4回路要素においては、前記ｐチャンネルＦＥＴ
（Ｐ４０）のドレインと、前記ｎチャンネルＦＥＴ（Ｎ
４０）のドレインとを接続し、 前記第１回路要素のｐチャンネルＦＥＴ（Ｐ１０）のゲ
ートと、前記第２回路要素のｐチャンネルＦＥＴ（Ｐ２
０）のゲートと、前記第３回路要素のｐチャンネルＦＥ
Ｔ（Ｐ３０）のゲートと、前記第２回路要素のｎチャン
ネルＦＥＴ（Ｎ２０）のドレインとを接続し、 前記第１回路要素のｎチャンネルＦＥＴ（Ｎ１０、Ｎ１
１，．．．，Ｎｋ）のゲートと、前記第２回路要素のｎ
チャンネルＦＥＴ（Ｎ２０、Ｎ２１，．．．，Ｎｍ）の
ゲートとをそれぞれ接続してカレントミラー回路のカス
コード接続を構成し、 前記第２回路要素のｎチャンネルＦＥＴ（Ｎ２０）のド
レインと、前記第４回路要素のｎチャンネルＦＥＴ（Ｎ
４０）のドレインとをキャパシタを介して接続し、 前記バイアス電圧により前記第４回路要素のｎチャンネ
ルＦＥＴ（Ｎ４０）をオン状態とすることにより、前記
キャパシタの端子電圧を低下させ、 前記低下した前記端子電圧により、前記第１回路要素及
び前記第２回路要素のｐチャンネルＦＥＴ（Ｐ１０）を
オン状態にして、前記第１回路要素の複数のｎチャンネ
ルＦＥＴ（Ｎ１０、Ｎ１１，．．．，Ｎｋ）及び前記第
２回路要素の複数のｎチャンネルＦＥＴ（Ｎ２０，Ｎ２
１，．．．，Ｎｍ）を弱反転動作させることを特徴とす
るバンドギャップ型基準電圧発生回路。 - 【請求項４】 弱反転状態で動作するｎチャンネルＦＥ
Ｔ（Ｎ１０）と、スイッチング動作する2つのｐチャン
ネルＦＥＴ（Ｐ１０, P11）とを有する第１回路要素
と、 弱反転状態で動作するｎチャンネルＦＥＴ（Ｎ２０）
と、スイッチング動作するｐチャンネルＦＥＴ（Ｐ２
０）と、抵抗（Ｒ１）とを有する第２回路要素と、スイ
ッチング動作する2つのｐチャンネルＦＥＴ（Ｐ３０、P
31）と、抵抗（Ｒ２）とを有して基準電圧を出力する第
３回路要素とを並列接続した回路に、更に、 スイッチング動作するｐチャンネルＦＥＴ（Ｐ４０）
と、バイアス電圧によりスイッチング動作するｎチャン
ネルＦＥＴ（Ｎ４０）とを有する第４回路要素を並列接
続し、 前記第1回路要素においては、前記ｎチャンネルＦＥＴ
（Ｎ１０）のドレインと、前記pチャンネルＦＥＴ（Ｎ
１１）のドレインとを接続するとともに、前記pｎチャ
ンネルＦＥＴ（P１１）のソースと、前記ｐチャンネル
ＦＥＴ（Ｐ１０）のドレインとを接続し、 前記第2回路要素においては、前記ｎチャンネルＦＥＴ
（Ｎ２０）のドレインと前記ｐチャンネルＦＥＴ（Ｐ２
０）のドレインとを接続するとともに、前記ｎチャンネ
ルＦＥＴ（Ｎ２０）のソースと前記抵抗（Ｒ１）とを接
続し、 第3回路要素においては、前記ｐチャンネルＦＥＴ（Ｐ
３０）のドレインと、前記ｐチャンネルＦＥＴ（Ｐ３
１）のソースとを接続するとともに、前記ｐチャンネル
ＦＥＴ（Ｐ３１）のドレインと、前記抵抗（Ｒ２）とを
接続し、 第4回路要素においては、前記ｐチャンネルＦＥＴ（Ｐ
４０）のドレインと、前記ｎチャンネルＦＥＴ（Ｎ４
０）のドレインとを接続し、 前記第１回路要素のｐチャンネルＦＥＴ（Ｐ１０）のゲ
ートと、前記第２回路要素のｐチャンネルＦＥＴ（Ｐ２
０）のゲートと、前記第３回路要素のｐチャンネルＦＥ
Ｔ（Ｐ３０）のゲートと、前記第２回路要素のｎチャン
ネルＦＥＴ（Ｎ２０）のドレインとを接続し、 前記第１回路要素のｎチャンネルＦＥＴ（Ｎ１０）のゲ
ートと、前記第２回路要素のｎチャンネルＦＥＴ（Ｎ２
０）のゲートとを接続してカレントミラー回路を構成
し、 前記第２回路要素のｎチャンネルＦＥＴ（Ｎ２０）のド
レインと、前記第４回路要素のｎチャンネルＦＥＴ（Ｎ
４０）のドレインとをキャパシタを介して接続し、 前記第１回路要素のｐチャンネルＦＥＴ（Ｐ１１）のゲ
ートと、前記第３回路要素のｐチャンネルＦＥＴ（Ｐ３
１）のゲートと、前記第４回路要素のｎチャンネルＦＥ
Ｔ（Ｎ４０）のドレインとを接続し、前記バイアス電圧
により前記第４回路要素のｎチャンネルＦＥＴ（Ｎ４
０）をオン状態とすることにより、前記キャパシタの端
子電圧を低下させ、 低下した前記端子電圧により、前記第１回路要素及び前
記第２回路要素のｐチャンネルＦＥＴ（Ｐ１０）をオン
状態にして、前記第１回路要素のｎチャンネルＦＥＴ
（Ｎ１０）及び前記第２回路要素のｎチャンネルＦＥＴ
（Ｎ２０）を弱反転動作させることを特徴とするバンド
ギャップ型基準電圧発生回路。 - 【請求項５】 前記バイアス電圧は、前記バンドギャッ
プ型基準電圧発生回路に供給する外部電源電圧であるこ
とを特徴とする請求項１乃至請求項４のいずれかに記載
のバンドギャップ型基準電圧発生回路。 - 【請求項６】 前記バイアス電圧を供給する回路は、カ
スコード接続した複数のｐチャンネルＦＥＴに、カスコ
ード接続した複数のｎチャンネルＦＥＴを接続したＦＥ
Ｔのカスコード接続回路であり、ｐチャンネルＦＥＴの
ソースとｎチャンネルＦＥＴのドレインが接続された点
からバイアス電圧を出力することを特徴とする請求項１
乃至請求項４のいずれかにに記載のバンドギャップ型基
準電圧発生回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15777098A JP3476363B2 (ja) | 1998-06-05 | 1998-06-05 | バンドギャップ型基準電圧発生回路 |
| CNB99107954XA CN1139855C (zh) | 1998-06-05 | 1999-06-04 | 带隙参考电压发生电路 |
| US09/325,733 US6084391A (en) | 1998-06-05 | 1999-06-04 | Bandgap reference voltage generating circuit |
| KR1019990020793A KR100301605B1 (ko) | 1998-06-05 | 1999-06-05 | 밴드갭 기준 전압 발생 회로 |
| TW088109452A TW426819B (en) | 1998-06-05 | 1999-06-05 | Bandgap reference voltage generating circuit |
| DE19927007A DE19927007B4 (de) | 1998-06-05 | 1999-06-05 | Bandlücken-Bezugsspannung- Erzeugungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15777098A JP3476363B2 (ja) | 1998-06-05 | 1998-06-05 | バンドギャップ型基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11353045A true JPH11353045A (ja) | 1999-12-24 |
| JP3476363B2 JP3476363B2 (ja) | 2003-12-10 |
Family
ID=15656932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15777098A Expired - Fee Related JP3476363B2 (ja) | 1998-06-05 | 1998-06-05 | バンドギャップ型基準電圧発生回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6084391A (ja) |
| JP (1) | JP3476363B2 (ja) |
| KR (1) | KR100301605B1 (ja) |
| CN (1) | CN1139855C (ja) |
| DE (1) | DE19927007B4 (ja) |
| TW (1) | TW426819B (ja) |
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-
1999
- 1999-06-04 CN CNB99107954XA patent/CN1139855C/zh not_active Expired - Fee Related
- 1999-06-04 US US09/325,733 patent/US6084391A/en not_active Expired - Lifetime
- 1999-06-05 KR KR1019990020793A patent/KR100301605B1/ko not_active Expired - Fee Related
- 1999-06-05 TW TW088109452A patent/TW426819B/zh not_active IP Right Cessation
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| CN1238483A (zh) | 1999-12-15 |
| KR100301605B1 (ko) | 2001-10-29 |
| KR20000005951A (ko) | 2000-01-25 |
| US6084391A (en) | 2000-07-04 |
| DE19927007A1 (de) | 1999-12-23 |
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