JPH0426540B2 - - Google Patents

Info

Publication number
JPH0426540B2
JPH0426540B2 JP59243552A JP24355284A JPH0426540B2 JP H0426540 B2 JPH0426540 B2 JP H0426540B2 JP 59243552 A JP59243552 A JP 59243552A JP 24355284 A JP24355284 A JP 24355284A JP H0426540 B2 JPH0426540 B2 JP H0426540B2
Authority
JP
Japan
Prior art keywords
etching
gas
photoresist
sio
rate ratio
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59243552A
Other languages
English (en)
Other versions
JPS60165722A (ja
Inventor
Chen Rii
Suwami Masado Gangadaara
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS60165722A publication Critical patent/JPS60165722A/ja
Publication of JPH0426540B2 publication Critical patent/JPH0426540B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H10P95/06Planarisation of inorganic insulating materials
    • H10P95/062Planarisation of inorganic insulating materials involving a dielectric removal step
    • H10P95/064Planarisation of inorganic insulating materials involving a dielectric removal step the removal being chemical etching
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00Etching of wafers, substrates or parts of devices
    • H10P50/20Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/28Dry etching; Plasma etching; Reactive-ion etching of insulating materials
    • H10P50/282Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
    • H10P50/283Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00Etching of wafers, substrates or parts of devices
    • H10P50/20Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/28Dry etching; Plasma etching; Reactive-ion etching of insulating materials
    • H10P50/286Dry etching; Plasma etching; Reactive-ion etching of insulating materials of organic materials
    • H10P50/287Dry etching; Plasma etching; Reactive-ion etching of insulating materials of organic materials by chemical means

Landscapes

  • Drying Of Semiconductors (AREA)

Description

【発明の詳細な説明】
〔産業上の利用分野〕 本発明は、半導体エツチング・バツク方法に係
り、更に具体的に云えば、石英平坦化エツチン
グ・バツク方法に於てSiO2及びフオトレジスト
のエツチング速度比を制御する方法に係る。 〔従来技術〕 LSI論理装置に於ては、金属構造体が幾つかの
レベルに配置されている。それらの多レベル金属
構造体を正確に相互接続するためには、各金属構
造体のレベルを平坦化することが必要である。従
つて、多レベル金属構造体に於て平坦なトポグラ
フイを得ることが問題となる。或る特定の金属レ
ベルを平坦化するためにトポグラフイを徐く1つ
の方法は、エツチング・バツク方法である。エツ
チング・バツク方法は、SiO2及びフオトレジス
トのエツチング速度比が1.2±0.1であることを必
要とする。従来のエツチング技術は、速いエツチ
ング速度及び厳密な許容範囲で所望のエツチング
速度比を得ることができない。 米国特許第4324611号明細書は、CF4の第1エ
ツチング・ガス及びCHF3の第2ガスを用いて二
酸化シリコン及び/若しくは窒化シリコンをエツ
チングするためのエツチング方法について記載し
ている。第1ガスが加えられるとき、チエンバ圧
力は1乃至3Torrオーダーである。第2ガスが加
えられると、更に0.5乃至1.5Torrの圧力が上記系
に加えられる。フオトレジストの破壊を防ぎたい
場合には、ヘリウムの如き第3ガスが5Torrのオ
ーダーの圧力で加えられる。この米国特許明細書
は、フオトレジストの如き有機重合体材料及び二
酸化シリコンを含む平坦化方法について何ら提案
していない。 米国特許第3940506号及び第4344816号明細書
は、CF4及びCHF3のガスの組合せを用いること
を提案しているが、それらの場合も、本発明の方
法の場合と同様な目的並びに同様な反応性ガス・
プリズマに於ける圧力及び組成では用いられてい
ない。 〔発明が解決しようとする問題点〕 本発明の目的は、石英平坦化エツチング・バツ
ク方法に於て、二酸化シリコン(SiO2)及びフ
オトレジストのエツチング速度比を制御する方法
を提供することである。 〔問題点を解決するための手段〕 二酸化シリコン及び有機重合体材料を有する表
面を均一にエツチングして平坦化するためのエツ
チング方法において、上記有機重合体材料に対す
る二酸化シリコンのエツチング速度比が1.2±0.1
となるように、CF4ガスと、CHF3、x>1であ
るCxFyより成る群から選択されたガスとを含む
反応性エツチング・プラズマに上記表面を接触さ
せたことを特徴とするエツチング方法を提供す
る。 CHF3、x>1であるCxFyを加えてフオトレ
ジストのエツチング速度を低下させることによ
り、1.2±0.1の好ましいSiO2/フオトレジストの
エツチング速度比が得られる。市販のフオトレジ
スト(AZ)で被覆されたSiO2が単一ウエハ用反
応炉を用いてエツチングされる1好実施例に於て
は、体積比で各々97.5%のCF4、2.5%のCHF3
び0%のO2を含むガス混合物は1.096のエツチン
グ速度比を生じるが、97.0%のCF4、3%の
CHF3及び0%のO2を含むガス混合物は1.196の
エツチング速度比を生じる。 〔実施例〕 石英平坦加エツチング・バツク方法に於て
SiO2及びフオトレジストのエツチング速度比を
制御する本発明の方法は、CF4ガスと、CHF3
はx>1であるCxFyのいずれかのガスとを含む
ガス混合物を用いてエツチングする工程を含む。
第1図に示されている如く、例えば銅、アルミニ
ウム等の如き金属の素子であるトポグラフイ素子
10がSiO2層12Aの如き、表面の粗い基板で
覆われている。本発明の方法は、第2図に示され
ている如く、金属素子10の間に於て実質的に平
坦なSiO2層12が得られるようにSiO2層12A
を平坦化することを意図している。 第2図に示されている構造体は、第1図に示さ
れている如くSiO2層12A上に配置されている
フオトレジスト層の如き有機重合体材料層14を
エツチングすることを含む本発明の方法を用いて
形成される。フオトレジスト層14及びSiO2
12Aを全体を通じて1.2±0.1のエツチング速度
比で均一にエツチングして、金属がSiO2表面か
ら丁度顔を出すようにすることが望ましい。上記
エツチング速度比は、フオトレジストのエツチン
グ速度に対するSiO2のエツチング速度として定
義されている。1.2±0.1の計算されたエツチング
速度比が得られるとき、第2図に示されている如
き平坦な構造体が形成される。フオトレジストが
異なれば、エツチング速度も相当に異なるので、
2つ以上のフオトレジストに適する1組の条件を
見出すことは困難である。更に、SiO2及びフオ
トレジストのエツチング速度は、用いられる装置
に応じて相当に異なる。 本発明の方法に従つて、第1図に示されている
構造体を、CF4ガスと、CHF3又はx>1である
CxFyのいずれかのガスとを含む、少くとも
500μHgの圧力を有するガス混合物を用いてエツ
チングすることによつて得られる。上記ガス混合
物の組成は、フオトレジスト層14に用いられて
いるフオトレジスト材料のエツチング特性に依存
する。上記ガス混合物の組成は、表面のエツチン
グ、気相重合及び表面の酸化の各反応間のバラン
スをとるために、エツチング・ガス、重合化ガス
及び酸化ガスを含む。CF4ガスは、SiO2をエツチ
ングするための第1のガスである。CHF3又はx
>1であるCxFyのガスは、主としてフオトレジ
ストのエツチング速度を低下させるために加えら
れる。CHF3又はx>1であるCxFyのガスは、気
相重合を制御するための重合化ガスである。x>
1であるCxFyのガスは不飽和である。そのよう
なガスの例としては、C2F4、C2F6等が挙げられ
る。O2ガスは、主としてフオトレジストのエツ
チング速度を増すために用いられる。これは、高
度に交叉結合したレジストが用いられる場合、
SiO2よりも低いエツチング速度を持ち得るため、
プロセス条件、すなわち使用されるエツチングガ
スの種類によつてはエツチング速度比が1よりも
低くなり得る。そのようなときにO2ガスを加え
ることによつてレジストのエツチング速度を増
し、エツチング速度比が1よりも大きくなるよう
にすることができる。O2ガスは、第2ガス
(CHF3)により付着される重合体の表面の酸化
を制御するためのガスである。それらの3つのガ
スの組成は、フオトレジストの特性が異なる場合
でも平坦化が容易に達成されるように、広範囲の
選択を可能にする。 次に示す例は、エツチング速度比に与える
CHF3及びO2の効果を示している。
〔発明の効果〕
本発明によば、石英平坦化エツチング・バツク
方法に於て、SiO2及びフオトレジストのエツチ
ング速度比を制御する方法が得られる。
【図面の簡単な説明】
第1図は本発明の方法に従つてエツチングされ
るSiO2及びフオトレジストを有する構造体を示
す縦断面図、第2図は本発明のエツチング方法に
従つて得られる平坦化された構造体を示す縦断面
図である。 10……トポグラフイ素子(金属素子)、12,
12A……BiO2層、14……有機重合体材料層
(フオトレジスト層)。

Claims (1)

  1. 【特許請求の範囲】 1 二酸化シリコン及び有機重合体材料を有する
    表面を均一にエツチングして平坦化するためのエ
    ツチング方法において、 上記有機重合体材料に対する二酸化シリコンの
    エツチング速度比が1.2±0.1となるように、CF4
    ガスと、CHF3、x>1であるCxFyより成る群
    から選択されたガスとを含む反応性エツチング・
    プラズマに上記表面を接触させたことを特徴とす
    るエツチング方法。
JP59243552A 1984-01-30 1984-11-20 エツチング方法 Granted JPS60165722A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US575118 1984-01-30
US06/575,118 US4511430A (en) 1984-01-30 1984-01-30 Control of etch rate ratio of SiO2 /photoresist for quartz planarization etch back process

Publications (2)

Publication Number Publication Date
JPS60165722A JPS60165722A (ja) 1985-08-28
JPH0426540B2 true JPH0426540B2 (ja) 1992-05-07

Family

ID=24299028

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59243552A Granted JPS60165722A (ja) 1984-01-30 1984-11-20 エツチング方法

Country Status (4)

Country Link
US (1) US4511430A (ja)
EP (1) EP0151948B1 (ja)
JP (1) JPS60165722A (ja)
DE (1) DE3584297D1 (ja)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4515652A (en) * 1984-03-20 1985-05-07 Harris Corporation Plasma sculpturing with a non-planar sacrificial layer
US4522681A (en) * 1984-04-23 1985-06-11 General Electric Company Method for tapered dry etching
JPH0642482B2 (ja) * 1984-11-15 1994-06-01 株式会社東芝 半導体装置の製造方法
JPH07118474B2 (ja) * 1984-12-17 1995-12-18 ソニー株式会社 エツチングガス及びこれを用いたエツチング方法
US5053104A (en) * 1985-04-01 1991-10-01 International Business Machines Corporation Method of plasma etching a substrate with a gaseous organohalide compound
IT1184100B (it) * 1985-04-23 1987-10-22 Cselt Centro Studi Lab Telecom Ellissometro interferometrico statico
US4671849A (en) * 1985-05-06 1987-06-09 International Business Machines Corporation Method for control of etch profile
FR2587838B1 (fr) * 1985-09-20 1987-11-27 Radiotechnique Compelec Procede pour aplanir la surface d'un dispositif semi-conducteur utilisant du nitrure de silicium comme materiau isolant
JPS62152128A (ja) * 1985-12-26 1987-07-07 Matsushita Electric Ind Co Ltd 平坦化エツチング方法
US4642162A (en) * 1986-01-02 1987-02-10 Honeywell Inc. Planarization of dielectric layers in integrated circuits
US4767724A (en) * 1986-03-27 1988-08-30 General Electric Company Unframed via interconnection with dielectric etch stop
US4676868A (en) * 1986-04-23 1987-06-30 Fairchild Semiconductor Corporation Method for planarizing semiconductor substrates
US4867838A (en) * 1986-10-27 1989-09-19 International Business Machines Corporation Planarization through silylation
US4816112A (en) * 1986-10-27 1989-03-28 International Business Machines Corporation Planarization process through silylation
JPS6450425A (en) * 1987-08-20 1989-02-27 Toshiba Corp Formation of fine pattern
DE3801976A1 (de) * 1988-01-23 1989-08-03 Telefunken Electronic Gmbh Verfahren zum planarisieren von halbleiteroberflaechen
FR2627902B1 (fr) * 1988-02-26 1990-06-22 Philips Nv Procede pour aplanir la surface d'un dispositif semiconducteur
US5021121A (en) * 1990-02-16 1991-06-04 Applied Materials, Inc. Process for RIE etching silicon dioxide
US5139608A (en) * 1991-04-01 1992-08-18 Motorola, Inc. Method of planarizing a semiconductor device surface
JP2913918B2 (ja) * 1991-08-26 1999-06-28 日本電気株式会社 半導体装置の製造方法
US5423945A (en) * 1992-09-08 1995-06-13 Applied Materials, Inc. Selectivity for etching an oxide over a nitride
US5296094A (en) * 1992-06-12 1994-03-22 Intel Corporation Process for etching silicon dioxide layer without micro masking effect
US5880036A (en) * 1992-06-15 1999-03-09 Micron Technology, Inc. Method for enhancing oxide to nitride selectivity through the use of independent heat control
US6194325B1 (en) * 1992-09-08 2001-02-27 Applied Materials Inc. Oxide etch process with high selectivity to nitride suitable for use on surfaces of uneven topography
TW243544B (ja) * 1992-12-31 1995-03-21 At & T Corp
US5382316A (en) * 1993-10-29 1995-01-17 Applied Materials, Inc. Process for simultaneous removal of photoresist and polysilicon/polycide etch residues from an integrated circuit structure
US5858547A (en) * 1994-07-06 1999-01-12 Alliedsignal, Inc. Novolac polymer planarization films for microelectronic structures
US5824604A (en) * 1996-01-23 1998-10-20 Mattson Technology, Inc. Hydrocarbon-enhanced dry stripping of photoresist
US6051504A (en) * 1997-08-15 2000-04-18 International Business Machines Corporation Anisotropic and selective nitride etch process for high aspect ratio features in high density plasma
JP3318241B2 (ja) * 1997-09-19 2002-08-26 富士通株式会社 アッシング方法
US6379576B2 (en) 1997-11-17 2002-04-30 Mattson Technology, Inc. Systems and methods for variable mode plasma enhanced processing of semiconductor wafers
US6069087A (en) * 1998-08-25 2000-05-30 Micron Technology, Inc. Highly selective dry etching process
US6461529B1 (en) 1999-04-26 2002-10-08 International Business Machines Corporation Anisotropic nitride etch process with high selectivity to oxide and photoresist layers in a damascene etch scheme
US20040087153A1 (en) * 2002-10-31 2004-05-06 Yan Du Method of etching a silicon-containing dielectric material
US20040084411A1 (en) * 2002-10-31 2004-05-06 Applied Materials, Inc. Method of etching a silicon-containing dielectric material
US7355687B2 (en) * 2003-02-20 2008-04-08 Hunter Engineering Company Method and apparatus for vehicle service system with imaging components
US7291360B2 (en) * 2004-03-26 2007-11-06 Applied Materials, Inc. Chemical vapor deposition plasma process using plural ion shower grids
US20050211546A1 (en) * 2004-03-26 2005-09-29 Applied Materials, Inc. Reactive sputter deposition plasma process using an ion shower grid
US20050211547A1 (en) * 2004-03-26 2005-09-29 Applied Materials, Inc. Reactive sputter deposition plasma reactor and process using plural ion shower grids
US20050211171A1 (en) * 2004-03-26 2005-09-29 Applied Materials, Inc. Chemical vapor deposition plasma reactor having an ion shower grid
US7244474B2 (en) * 2004-03-26 2007-07-17 Applied Materials, Inc. Chemical vapor deposition plasma process using an ion shower grid
US7695590B2 (en) * 2004-03-26 2010-04-13 Applied Materials, Inc. Chemical vapor deposition plasma reactor having plural ion shower grids
US8058156B2 (en) * 2004-07-20 2011-11-15 Applied Materials, Inc. Plasma immersion ion implantation reactor having multiple ion shower grids
US7767561B2 (en) * 2004-07-20 2010-08-03 Applied Materials, Inc. Plasma immersion ion implantation reactor having an ion shower grid
JP2014053502A (ja) * 2012-09-07 2014-03-20 Toshiba Corp 半導体装置の製造方法
US10879108B2 (en) * 2016-11-15 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Topographic planarization method for lithography process

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3867216A (en) * 1972-05-12 1975-02-18 Adir Jacob Process and material for manufacturing semiconductor devices
GB1417085A (en) * 1973-05-17 1975-12-10 Standard Telephones Cables Ltd Plasma etching
JPS6033307B2 (ja) * 1979-07-23 1985-08-02 富士通株式会社 半導体装置の製造方法
US4324611A (en) * 1980-06-26 1982-04-13 Branson International Plasma Corporation Process and gas mixture for etching silicon dioxide and silicon nitride
US4389281A (en) * 1980-12-16 1983-06-21 International Business Machines Corporation Method of planarizing silicon dioxide in semiconductor devices
US4344816A (en) * 1980-12-19 1982-08-17 Bell Telephone Laboratories, Incorporated Selectively etched bodies
CA1169022A (en) * 1982-04-19 1984-06-12 Kevin Duncan Integrated circuit planarizing process
FR2529714A1 (fr) * 1982-07-01 1984-01-06 Commissariat Energie Atomique Procede de realisation de l'oxyde de champ d'un circuit integre

Also Published As

Publication number Publication date
EP0151948B1 (en) 1991-10-09
JPS60165722A (ja) 1985-08-28
EP0151948A3 (en) 1988-03-30
US4511430A (en) 1985-04-16
EP0151948A2 (en) 1985-08-21
DE3584297D1 (de) 1991-11-14

Similar Documents

Publication Publication Date Title
JPH0426540B2 (ja)
US4522681A (en) Method for tapered dry etching
US6569773B1 (en) Method for anisotropic plasma-chemical dry etching of silicon nitride layers using a gas mixture containing fluorine
US7196010B2 (en) Slurry for chemical mechanical polishing process and method of manufacturing semiconductor device using the same
US4764245A (en) Method for generating contact holes with beveled sidewalls in intermediate oxide layers
JP3659933B2 (ja) 高アスペクト比の開口をエッチングする方法
US4814041A (en) Method of forming a via-hole having a desired slope in a photoresist masked composite insulating layer
JP4430814B2 (ja) 有機化合物含有絶縁層の異方性エッチング
US7319075B2 (en) Etchant with selectivity for doped silicon dioxide over undoped silicon dioxide and silicon nitride, processes which employ the etchant, and structures formed thereby
US5679211A (en) Spin-on-glass etchback planarization process using an oxygen plasma to remove an etchback polymer residue
US5928967A (en) Selective oxide-to-nitride etch process using C4 F8 /CO/Ar
US5552346A (en) Planarization and etch back process for semiconductor layers
US20070148965A1 (en) Method and composition for plasma etching of a self-aligned contact opening
US4654112A (en) Oxide etch
US5387312A (en) High selective nitride etch
JPH1098029A (ja) 基板から有機反射防止膜をエッチングする処理法
US6069087A (en) Highly selective dry etching process
US4470871A (en) Preparation of organic layers for oxygen etching
JP2956524B2 (ja) エッチング方法
US5338395A (en) Method for enhancing etch uniformity useful in etching submicron nitride features
US5180466A (en) Process for dry etching a silicon nitride layer
US20030082906A1 (en) Via formation in polymers
US6309947B1 (en) Method of manufacturing a semiconductor device with improved isolation region to active region topography
US6875371B1 (en) Etchant with selectivity for doped silicon dioxide over undoped silicon dioxide and silicon nitride, processes which employ the etchant, and structures formed thereby
JPH03196623A (ja) ドライエッチング方法