JPH0426562B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デイジタル・アナログ変換器に関
し、特に、２個の容量列を結合容量により相互に
結合した２段構造の容量列を用いるデイジタル・
アナログ変換器に関する。

〔概要〕

本発明は、それぞれ２進的に重み付けされたｌ
個およびｍ個の容量からなる第一および第二の容
量列と、それらの結合容量とを含むデイジタル・
アナログ変換器において、 上記第二の容量列が動作する間は上記第一の容
量列の共通接続点を第一基準電位（接地電位）に
短絡するスイツチを設け、上記第一の容量列を不
動作とし、上記結合容量としては単位容量を用い
ることにより、 変換精度の高精度化を図つたものである。

〔従来の技術〕

従来、アナログ・デイジタル変換器の回路方式
として単位容量を複数個並べた容量列を使用する
ものが知られており、その一種として２個の容量
列を結合した２段構造の容量列を用いるデイジタ
ル・アナログ変換器（以下、Ｃ−Ｃ型デイジタ
ル・アナログ変換器という。）がある。

このＣ−Ｃ型デイジタル・アナログ変換器は、
１段構造のものと比べて必要とする単位容量の数
が少なくて良く、集積回路化したとき占有面積が
小さく、製造コストが安くなる長所がある。

先行技術として、ワイ．エス．イー（Y.S.
Yee）は文献(1)および文献(2)において、２個の容
量列と積分器で構成されるものを提案している。
ただしそれは積分器を含むため演算増幅器が必要
で回路が複雑で消費電流も増す欠点がある。演算
増幅器が不要なＣ−Ｃ型デイジタル・アナログ変
換器については、クル．ビー．オーリ（Kul.B.
Ohri）他が文献(3)において紹介している。

第２図は、Ｃ−Ｃ型デイジタル・アナログ変換
器の従来の一例を示す。路図である。第２図にお
いて、容量C₀〜C_lは第一の容量列を構成し、それ
ぞれC₀＝1C、C₁＝2⁰・Ｃ、C₂＝2¹・Ｃ、C₃＝
2²・Ｃ、……，C_l＝2^l-1・Ｃの２進の重み付けさ
れた容量値を持つ。ここでＣは単位容量の値を示
す。また容量はC_l+1〜C_l+nは第二の容量列を構成
し、容量値はC_l+1＝2⁰・Ｃ、C_l+2＝2¹・Ｃ、C_l+3＝
2²・Ｃ、……，C_l+n＝2^m-1・Ｃで２進の重み付け
がなされている。２個の容量列は、容量値C_c・Ｃ
の結合容量C_cによつて結合されて２段構造の容量
列を構成する。容量C₁〜C_lおよびC_l+1〜C_l+nのそ
れぞれの一方の電極は、スイツチS₁〜S_lおよび
S_l+1〜S_l+nを介して接地または基準電位V_Rに接続
される。スイツチS₁〜S_lはデイジタル入力信号の
下位ｌビツトで制御され、スイツチS_l+1〜S_l+nは
上位ｍビツトで制御され、全体としてｌ＋ｍビツ
トのデイジタル・アナログ変換器として動作す
る。

第２図のデイジタル・アナログ変換器の出力電
圧V₀は、電荷保存則を用いて計算され次式のよ
うになる。

ただし、b_kは（ｌ＋ｍ）ビツトのデイジタル入
力信号に対応して０または１の値をとる係数で、
V_Rは基準電位の電圧である。ここで、第２図の
回路が（ｌ＋ｍ）ビツトのデイジタル・アナログ
変換器となるためには、結合容量C_cの値に条件が
あり、それは次式で与えられる。

C_c＝2^l／2^l−１Ｃ ……(2) すなわち、(2)式が満たされるとき、出力電圧
V₀は(2)式を(1)式へ代入して求められ次のように
なる。

V₀＝V_R／2^l+m｛_l 〓^k=1 bk・2^k-1 ＋2^l _n 〓^k=1 b_l+k・2^k-1｝ ……(3) (3)式を書き替えると、 V₀＝V_R／2^l+m｛b₁・2⁰＋b₂・2₁＋… ＋b₂・2_l-1＋b_l+1・2^l＋…＋b_l+n ・2^l+m-1｝＝V_R／2_l+nl+nl 〓^k=1 b_k・2_sk-1 ……(4) となり、入力の（ｌ＋ｍ）ビツトの２進デイジタ
ル信号に応じたアナログ出力電圧V₀が得られる。
すなわち、第２図の回路は、 C_c＝2^l／2^l−１Ｃ のとき（ｌ＋ｍ）ビツトのデイジタル・アナログ
変換器として動作する。

文献(1) ワイ．エス．イー（Y.S.Yee）「Ｄ／
Ａ Ａ／Ｄ変換器に対する二段構造容量列（Ａ
Tow−Stage Weighted Capacitor Network
for Ｄ／Ａ−Ａ／Ｄ Cnversion）」、アイイ−イ
−イ−ジヤーナル、固体電子回路（Ｉ Ｅ Ｅ
Ｅ J.Solid State Circuits）SC−14巻、ページ
778〜781、1979年８月。

文献(2) 特開昭52−136552号公報。

文献(3) クル．ビー．オーリ他（Kul.B.Ohri
etal）「PCMコーデツク集積回路（Integrated Ｐ
Ｃ Ｍ CODEC）」アイイ−イ−イ−ジヤー
ナル、固体電子回路、（Ｉ Ｅ Ｅ Ｅ J.Solid
State Circuits）SC−14巻、ページ38〜46、1979
年２月。

〔発明が解決しようとする問題点〕

上述した従来のＣ−Ｃ型デイジタル・アナログ
変換器は、結合容量C_cの値が誤差を持ちやすく、
デイジタル・アナログ変換精度が上げられない欠
点がある。すなわち(2)式のように結合容量C_cの値
は C_c＝2^l／2^l−１Ｃ でなくてはならないが、例えばｌ＝６の場合、 C_c／Ｃ＝2⁶／2⁶−１＝64／63＝1.01587 となり、C_cの値を正確に実現するのは困難であ
る。

本発明の目的は、上記の欠点を除去することに
より、変換精度の高いＣ−Ｃ型デイジタル・アナ
ログ変換器を提供することにある。

〔問題点を解決するための手段〕

本発明は、一方の電極が共通接続され単位容量
値をＣとして2⁰・Ｃから2^l-1・Ｃ（ｌは自然数）の
値まで２進的に増加するｌ個の容量を含む第一の
容量列（C₁〜C_l）と、一方の電極が共通接続され
2⁰・Ｃから2^m-1・Ｃ（ｍは自然数）の値まで２進
的に増加するｍ個の容量を含む第二の容量列
（C_l+1〜C_l+n）と、上記第一の容量列の共通接続
点と上記第二の容量列の共通接続点との間に接続
された結合容量と、上記ｌ個の容量および上記ｍ
個の容量の他方の電極を第一基準電位または第二
基準電位へ（ｌ＋ｍ）ビツトのデイジタル入力信
号に応じて選択的に接続する（ｌ＋ｍ）個のスイ
ツチとを含むデイジタル・アナログ変換器におい
て、上記結合容量は１・Ｃの容量値を有し、上記
第一の容量列の共通接続点と上記第一基準電位と
の間に接続され上記第二の容量列にデイジタル入
力信号に入力されているときは短絡されるスイツ
チを含むことを特徴とする。

〔作用〕

上位ｍビツトのデイジタル入力信号により第二
の容量列が動作している間は、第一の容量列の共
通接続点はスイツチにより接地電位に接続され不
動作となり、その場合の出力電圧は上記第二の容
量列のみで定まる。次いで、下位ｌビツトのデイ
ジタル入力信号が第一の容量列に加えられた場
合、その共通接続点の電圧は結合容量が単位容量
のため単純な形で与えられ、回路の最終の出力電
圧V_0aは近似的に次式で与えられる。

V_0a≒V_R／2_l+n｛_l 〓^k=1 b_k・2^k-1 ＋2^l _n 〓^k=1 b_l+1・2^k-1｝ V_R／2^l+1 _l+n 〓^k=1 b_k・2^k-1 すなわち、（ｌ＋ｍ）ビツトのデイジタル・ア
ナログ変換器として動作する。

従つて、結合容量として誤差の生じやすい細か
な容量値を有する容量の代わりに、単位容量を用
いればよく、かつ上記の近似による誤差は小さく
実用的には問題とならず、容易に変換精度を高め
ることが可能となる。

〔実施例〕

以下、本発明の実施例について図面を参照して
説明する。

第１図は本発明の一実施例の構成を示す回路図
である。第１図において、容量C₁〜C_lは、第一の
容量列1aを構成し、それぞれC₁＝2⁰・Ｃ、C₂＝
2¹・Ｃ、C₃＝2²・Ｃ，……，C_l＝2^l-1・Ｃの２進
の重み付けされた容量値を持つ。また容量C_l+1〜
C_l+nは、第二の容量列２を構成し、容量値はC_l+1
＝2⁰・Ｃ、C_l+2＝2¹・Ｃ、C_l+3＝2²・Ｃ，……，
C_l+n＝2^m-1．Ｃのように２進の重み付けがなされ
ている。第一の容量列1aと第二の容量列２とは
結合容量C_caによつて結合されるが、C_ca＝1Cの値
が使われる。スイツチS₁〜S_lは、デイジタル入力
信号の下位ｌビツトで制御され、基準電位V_Rま
たは接地電位を選択する。スイツチS_l+1〜S_l+nは
上位ｍビツトで制御され基準電位V_Rまたは接地
電位を選択する。また短絡スイツチS_sは上記第一
の容量1aの共通接続点と接地電位間に接続され、
第二の容量列２が動作する間は閉じるよう駆動さ
れる。

本発明の特徴は、第１図において、結合容量
C_caの容量値を1Cとし、第一の容量列１ａをC₁〜
C_lの容量と短絡スイツチS_Sを含んで構成したこと
にある。

次に、本実施例の動作について説明する。本実
施例において、デイジタル・アナログ変換動作は
２段階で行われる。まず第二の容量列２に上位ｍ
ビツトのデイジタル入力信号が入力し、スイツチ
S_l+1〜S_l+nが動作する。このとき、第一の容量列
1aの共通接続点は短絡スイツチS_sが閉じることに
より接地され、またスイツチS₁〜S_lは接地電位側
を選択する。第二の容量列２の動作終了後、次に
短絡スイツチS_sは開放され、スイツチS₁〜S_lはデ
イジタル入力信号の下位ｌビツトに応じて基準電
位V_Rまたは接地電位を選択する。このときスイ
ツチS_l+1〜S_l+nは前の状態を保持する。

次に本実施例の出力電圧について説明する。ま
ず第二の容量列２に上位ｍビツトのデイジタル入
力信号が入力したときの出力電圧をV₀′とすると、
スイツチS_sが閉じ第一の容量列1aの共通接続点が
接地されているので、第二の容量列２のみについ
て計算して次式が得られる。

V₀′＝V_R／2_nn 〓^k=1 b_l+k・2^k-1 ……(5) 次に、第一の容量列1aに下位ｌビツトのデイ
ジタル入力信号が入力したときの第一の容量列
1aの共通接続点の電圧V_sを求めると次の(6)式で
与えられる。

V_s＝V_R／2_l−１／2_nl 〓^k=1 b_k・2^k-1 ……(6) 従つて、最終の出力電圧V_0aは V_0a＝V_R／2^m｛V_s＋_n 〓^k=1 b_l+k・2^k-1｝ ＝V_R／2^l+m｛１／１−１／2^l+m _l 〓^k=1 b_k・2^k-1 ＋2^l _n 〓^k=1 b_l+k2^k-1｝ ……(7) (7)式において、 １≫１／2_l+n であるので、 １／１−１／2^l+1≒１ ……(8) となり、(7)式は(3)式と同じになり(4)式のように変
形され次の(9)式が得られる。

V_0a≒V_R／2^l+m｛_l 〓^k=1 bk・2^2k-1 ＋2^l _n 〓^k=1 b_l+k・2^k-1｝ ＝V_R／2^l+m _l+n 〓^k=1 b_k・2^k-1 ……(9) すなわち、本実施例は（ｌ＋ｍ）ビツトのデイ
ジタル・アナログ変換器として動作する。

ここで(8)式の近似で生ずる誤差V_eについて計
算すると、 V_e＝V₀−V_0a ＝V_R／2^l+m _l 〓^k=1 b_k・2^k-1・１／2^l+m−１ ……(10) V_eの最大値V_enはｋ＝１〜ｌに対してb_k＝１の
とき得られ、 V_en＝V_R／2^l+m・2^l・１／2^l+m−１ ……(11) デイジタル・アナログ変換器の最小ステツプ電
圧V_LSBは、V_R／2^l+mであるので次の(12)式で与えら
れる。

V_en＝V_LSE・2^2l・１／2^l+m−１ ＝（１／2^m−１／2^l）V_LSB＜V_LSB (12) 一例としてｌ＝６、ｍ＝６について計算する
と、 V_en＝（１／2⁶−１／2⁶）V_LSB ≒１／64V_LSB≪V_LSB となり、(8)式の近似による誤差は実用上問題とな
らない。

〔発明の効果〕

以上説明したように、本発明によれば、２段構
造の容量列を用いるデイジタル・アナログ変換器
において、二つの容量列を結合する結合容量とし
て、容量列を構成する単位容量と同じ値の単位容
量が使えるため、結合容量の精度を上げることが
でき、変換誤差の少ない高精度のデイジタル・ア
ナログ変換器を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図。第２
図は従来例を示す回路図。 １，１ａ…第一の容量列、２…第二の容量列、
C₀〜C_l、C_l+1〜C_l+n…容量、C_c，C_ca…結合容量、
S₁〜S_l、S_l+1〜S_l+n…スイツチ、S_s…短絡スイツ
チ、V₀，V_0a…出力電圧、V_R…基準電圧。

Claims (1)

1. 【特許請求の範囲】 １ 一方の電極が共通接続され単位容量値をＣと
   して2⁰・Ｃから2^L-1・Ｃ（ｌは自然数）の値まで
   ２進的に増加するｌ個の容量を含む第一の容量列
   （C₁〜C_L）と、一方の電極が共通接続され2⁰・Ｃ
   から2^m-1・Ｃ（ｍは自然数）の値まで２進的に増
   加するｍ個の容量を含む第二の容量列（C_L+1〜
   C_L+n）と、上記第一の容量列の共通接続点と上
   記第二の容量列の共通接続点との間に接続された
   結合容量と、上記ｌ個の容量および上記ｍ個の容
   量の他方の電極を第一基準電位または第二基準電
   位へ（ｌ＋ｍ）ビツトのデイジタル入力信号に応
   じて選択的に接続する（ｌ＋ｍ）個のスイツチと
   を含むデイジタル・アナログ変換器において、 上記結合容量１・Ｃの容量値を有し、 上記第一の容量列の共通接続点と上記第一基準
   電位との間に接続され上記第二の容量列にデイジ
   タル入力信号が入力がされているときは短絡され
   るスイツチ を含むことを特徴とするデイジタル・アナログ変
   換器。