JPS6271336A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPS6271336A JPS6271336A JP60210013A JP21001385A JPS6271336A JP S6271336 A JPS6271336 A JP S6271336A JP 60210013 A JP60210013 A JP 60210013A JP 21001385 A JP21001385 A JP 21001385A JP S6271336 A JPS6271336 A JP S6271336A
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- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＡ／Ｄ変換器に係り、特に高速、低消費電力で
集積回路化に好適なビデオ信号用の直並列形Ａ／Ｄ変換
器に関する。
集積回路化に好適なビデオ信号用の直並列形Ａ／Ｄ変換
器に関する。
高速な並列形Ａ／Ｄ変換器の消費電力及び回路面積を低
減するものとして、直並列形Ａ／Ｄ変換器がある。しか
し従来の直航列形変換器は特開昭５７−１３１１２３号
公報あるいは１９８５年アイ・イー・イー・イー、イン
ターナショナル・スリッドステート・サーキット・コン
ファレンス（Ｉ Ｅ Ｅ Ｅ Ｉ ｎｔｅ
ｒｎａし１ｏｎａｌ ５ｏｌｉｄ、−Ｓ ｔａｔｅＣ
１ｒｃｕｉｊｓ Ｃｏｎｉ’ｅｒｅｎｃｅ）における発
表論文ＷＰＭ７．１にみられるように、比Ｖ、動作が１
回で完結せず、２回に分けて行なわれるため、変換時間
は並列形変換器の２倍を必要とし、変換速度の低下を強
いられてきた。
減するものとして、直並列形Ａ／Ｄ変換器がある。しか
し従来の直航列形変換器は特開昭５７−１３１１２３号
公報あるいは１９８５年アイ・イー・イー・イー、イン
ターナショナル・スリッドステート・サーキット・コン
ファレンス（Ｉ Ｅ Ｅ Ｅ Ｉ ｎｔｅ
ｒｎａし１ｏｎａｌ ５ｏｌｉｄ、−Ｓ ｔａｔｅＣ
１ｒｃｕｉｊｓ Ｃｏｎｉ’ｅｒｅｎｃｅ）における発
表論文ＷＰＭ７．１にみられるように、比Ｖ、動作が１
回で完結せず、２回に分けて行なわれるため、変換時間
は並列形変換器の２倍を必要とし、変換速度の低下を強
いられてきた。
第１図にサブＬｌンジ形とも呼ばれる従来の直並列形Ａ
／Ｄ変換器の回路構成を示す。簡単のためここでは４ビ
ツトを例示する。
／Ｄ変換器の回路構成を示す。簡単のためここでは４ビ
ツトを例示する。
このＡ／Ｄ変換器は入力電圧Ｖ ｉ ｎを、３つのコン
パレータ１０で抵抗分割された基準電圧Ｖ ＲＨｒ Ｖ
ＲＬ間の各分圧ｆｌｌ圧Ｖ Ｒ１，Ｖ Ｒ２。
パレータ１０で抵抗分割された基準電圧Ｖ ＲＨｒ Ｖ
ＲＬ間の各分圧ｆｌｌ圧Ｖ Ｒ１，Ｖ Ｒ２。
ＶＲ３と同時に比較し、エンニーダ
（ＥＮＣＯＤＥＲ）１６によって上位２ビツトＤｕを決
定する。またエンコーダ１６は比較結果に基づいて４つ
のスイッチ群！２，１３，１４゜１５の１つを選択する
信号ＳＥＬを出力する。次に入力電圧■ｉｎを、３つの
コンパレータ１１で信号ＳＥＬで予め選択されたスイッ
チ群からの各分圧電圧と同時に比較し、エンコーダ１７
を介して下位２ビツトＤＬを得る。４ビツトを例にした
この変換器は上位２ビツトを決定するための３個のコン
パレータと下位２ピントを決定するための３個のコンパ
レータがあればよい。これに対し４ビツトの並列形変換
器は１５個のコンパレータが必要である。一般に２ｎビ
ツトの並列形Ａ／Ｄ変換器の所要コンパレータ数が２２
ｎｘ個であるのに対し、直並列形は２ｎ＋１． ２個と
なる。例えば１０（ｎ＝５）ビットの場合、並列形で１
０２４個必要としたコンパレータが直並列形では６２個
ですむことになる。このように直並列形変換器は回路規
模を縮小できるので、並列形変換器に比較して大幅な回
路面積及び消費電力の低減が達成される。
定する。またエンコーダ１６は比較結果に基づいて４つ
のスイッチ群！２，１３，１４゜１５の１つを選択する
信号ＳＥＬを出力する。次に入力電圧■ｉｎを、３つの
コンパレータ１１で信号ＳＥＬで予め選択されたスイッ
チ群からの各分圧電圧と同時に比較し、エンコーダ１７
を介して下位２ビツトＤＬを得る。４ビツトを例にした
この変換器は上位２ビツトを決定するための３個のコン
パレータと下位２ピントを決定するための３個のコンパ
レータがあればよい。これに対し４ビツトの並列形変換
器は１５個のコンパレータが必要である。一般に２ｎビ
ツトの並列形Ａ／Ｄ変換器の所要コンパレータ数が２２
ｎｘ個であるのに対し、直並列形は２ｎ＋１． ２個と
なる。例えば１０（ｎ＝５）ビットの場合、並列形で１
０２４個必要としたコンパレータが直並列形では６２個
ですむことになる。このように直並列形変換器は回路規
模を縮小できるので、並列形変換器に比較して大幅な回
路面積及び消費電力の低減が達成される。
しかしながら直並列形変換器の動作は第２図に示すよう
に並列形の２倍の時間を要するため、高速なビデオ信号
用のＡ／Ｄ変換器を実現するにはしばしば変換速度の向
上が必要になる。
に並列形の２倍の時間を要するため、高速なビデオ信号
用のＡ／Ｄ変換器を実現するにはしばしば変換速度の向
上が必要になる。
第２図に第１図の直並列形Ａ／Ｄ変換器の動作のタイミ
ングを、また第３図に問直並列形Ａ／Ｄ変換器に用いる
コンパレータの例を示す。第３図のコンパレータはチョ
ッパ形コンパレータとも呼ばれ、オートゼロ（ＡＵＴＯ
ＺＥＲＯ）期間と比較期間の２つからなる。オートゼロ
期間では各インバータ３０．３１の入出力をスイッチ３
２゜３３でそれぞれ短絡して、各インバータ３０゜３１
を自動的に零点、すなわちＨｉｇｈ、Ｌｏｗレベルの中
間点に設定するとともに、スイッチ３４をオンして入力
電圧Ｖよ。をキャパシタＣ３６に取込む。次に比較期間
ではスイッチ３２．３３をオフして各インバータ３０．
３１を高増幅状態とし、スイッチ３５をオンしてＶｉｎ
の代りに参照電圧■８をキャパシタＣ３６に印加する。
ングを、また第３図に問直並列形Ａ／Ｄ変換器に用いる
コンパレータの例を示す。第３図のコンパレータはチョ
ッパ形コンパレータとも呼ばれ、オートゼロ（ＡＵＴＯ
ＺＥＲＯ）期間と比較期間の２つからなる。オートゼロ
期間では各インバータ３０．３１の入出力をスイッチ３
２゜３３でそれぞれ短絡して、各インバータ３０゜３１
を自動的に零点、すなわちＨｉｇｈ、Ｌｏｗレベルの中
間点に設定するとともに、スイッチ３４をオンして入力
電圧Ｖよ。をキャパシタＣ３６に取込む。次に比較期間
ではスイッチ３２．３３をオフして各インバータ３０．
３１を高増幅状態とし、スイッチ３５をオンしてＶｉｎ
の代りに参照電圧■８をキャパシタＣ３６に印加する。
この結果ｖｌｏとｖ３の差電圧が交流結合された２段イ
ンバータ３０．３１で増幅され、終段インバータの出力
Ｑはラッチ３７に取込まれる。この場合、Ｖｉｎ＞ＶＲ
なら 出力Ｑ＝ＬｃｗレベルＶ ｉ ｎ ＜ Ｖ Ｒ
なら 出力Ｑ＝Ｈｉｇｈレベルとなる。
ンバータ３０．３１で増幅され、終段インバータの出力
Ｑはラッチ３７に取込まれる。この場合、Ｖｉｎ＞ＶＲ
なら 出力Ｑ＝ＬｃｗレベルＶ ｉ ｎ ＜ Ｖ Ｒ
なら 出力Ｑ＝Ｈｉｇｈレベルとなる。
第３図のチョッパ形インバータを用いた場合、第１図の
直並列Ａ／Ｄ変換器は第２図のタイミングに従って動作
する。
直並列Ａ／Ｄ変換器は第２図のタイミングに従って動作
する。
オートゼロ期間（ＡＵＴＯＺＥＲＯのパルスがＨｉｇｈ
レベルで表わされる期間）ではコンパレータ１０，１１
とも入力電圧Ｖ ｉ ｎを取り込み、コンパレータ１０
は上位ビットＤｕの比較期間（ＣＯＡＲ８Ｅのパルスが
Ｈｉｇｈレベルで表わされる期間）、コンパレータ１１
は下位ビットＤＬの比較期間（ＦＩＮＥのパルスがＨｉ
ｇｈレベルで表わされる期間）にそれぞれ所定の参照電
圧を取込んでＶｉｎとの電圧比較を行なう。この結果ｖ
、ｎのディジタルデータは下位ビットＤＬの比較結果が
得られた後、すなわちＤＡＴＡのパルスがＨｉｇｈレベ
ルで表わされる期間に全ビットが出力されることになる
。
レベルで表わされる期間）ではコンパレータ１０，１１
とも入力電圧Ｖ ｉ ｎを取り込み、コンパレータ１０
は上位ビットＤｕの比較期間（ＣＯＡＲ８Ｅのパルスが
Ｈｉｇｈレベルで表わされる期間）、コンパレータ１１
は下位ビットＤＬの比較期間（ＦＩＮＥのパルスがＨｉ
ｇｈレベルで表わされる期間）にそれぞれ所定の参照電
圧を取込んでＶｉｎとの電圧比較を行なう。この結果ｖ
、ｎのディジタルデータは下位ビットＤＬの比較結果が
得られた後、すなわちＤＡＴＡのパルスがＨｉｇｈレベ
ルで表わされる期間に全ビットが出力されることになる
。
上記に対し、並列形Ａ／Ｄ変換器では上位と下位ビット
を同時に比較するため、オートゼロ期間と比較期間が交
互になされ、その都度ディジタルデータが得られる。す
なわち第２図のタイミングの２倍の速さで変換が行なう
ことができる。
を同時に比較するため、オートゼロ期間と比較期間が交
互になされ、その都度ディジタルデータが得られる。す
なわち第２図のタイミングの２倍の速さで変換が行なう
ことができる。
以上のように直並列形変換器は回路規模と消費電力の低
減を図れる反面で、変換速度の低下を招くため、高速な
ビデオ信号用のＡ／Ｄ変換器に適用するには変換速度の
向上が今後の重要課題である。
減を図れる反面で、変換速度の低下を招くため、高速な
ビデオ信号用のＡ／Ｄ変換器に適用するには変換速度の
向上が今後の重要課題である。
本発明の目的は上記の課題を解決し、高速な直並列形Ａ
／Ｄ変換器を提供することにある。
／Ｄ変換器を提供することにある。
上記の目的を達成するため、本発明では直並列形Ａ／Ｄ
変換器において下位ビット比較のためのコンパレータ群
を２系列並列に設け、これらを交互に動作させる回路構
成とした。これにより並列形と同じ高速変換を達成でき
ることがあきらかになった。
変換器において下位ビット比較のためのコンパレータ群
を２系列並列に設け、これらを交互に動作させる回路構
成とした。これにより並列形と同じ高速変換を達成でき
ることがあきらかになった。
以下、本発明を実施例を用いて詳細に説明する。
第４図は本発明の直並列形Ａ／Ｄ変換器の回路構成を示
す図である。簡単のため４ビツトを例示する。入力電圧
ｍ、７１．は３つの上位コンパレータ１０によって、抵
抗分割された基？！！！電圧Ｖ ＲＨｒｖＲＬ間の各分
圧電圧Ｖ Ｒ１ｔ Ｖ Ｒ２＋ Ｖ Ｒ３と同時に比較
され、エンコーダ（ＥＮＣＯＤＥＲ）１６によって上位
２ビツトＤｕが得られる。またエンコーダ１６はコンパ
レータ群１０の比較結果に基づいて４つのスイッチ群１
２，１３，１４゜工５の１つを選択する信号ＳＥＬを出
力する。次に入力電圧■ｉｎは、３つの下位コンパレー
タ１１ａまたはｌｌｂによって信号ＳＥＬで予め選択さ
れたスイッチ群からの各分圧電圧と同時に比較され、エ
ンコーダ１７を介して下位２ビツトＤＬが得られる。２
系列の下位コンパレータ群１１ａ、ｌｌｂは交互に上位
コンパレータｌＯと同期して作動し、比較出力はスイッ
チ群１８によって交互にエンコーダ１７に取込まれる。
す図である。簡単のため４ビツトを例示する。入力電圧
ｍ、７１．は３つの上位コンパレータ１０によって、抵
抗分割された基？！！！電圧Ｖ ＲＨｒｖＲＬ間の各分
圧電圧Ｖ Ｒ１ｔ Ｖ Ｒ２＋ Ｖ Ｒ３と同時に比較
され、エンコーダ（ＥＮＣＯＤＥＲ）１６によって上位
２ビツトＤｕが得られる。またエンコーダ１６はコンパ
レータ群１０の比較結果に基づいて４つのスイッチ群１
２，１３，１４゜工５の１つを選択する信号ＳＥＬを出
力する。次に入力電圧■ｉｎは、３つの下位コンパレー
タ１１ａまたはｌｌｂによって信号ＳＥＬで予め選択さ
れたスイッチ群からの各分圧電圧と同時に比較され、エ
ンコーダ１７を介して下位２ビツトＤＬが得られる。２
系列の下位コンパレータ群１１ａ、ｌｌｂは交互に上位
コンパレータｌＯと同期して作動し、比較出力はスイッ
チ群１８によって交互にエンコーダ１７に取込まれる。
ここでスイッチ群１８はコンパレータ１１． ａまたは
１１ｂのディジタル出力をエンコーダに通過させる役割
を果たせばよいから、論理ゲートで構成したマルチプｌ
ｚクサを用いることができる。
１１ｂのディジタル出力をエンコーダに通過させる役割
を果たせばよいから、論理ゲートで構成したマルチプｌ
ｚクサを用いることができる。
第５図は本発明の直並列形Ａ／Ｄ変換器（第４図）の動
作タイミングを示した図である。
作タイミングを示した図である。
上位コンパレータ１０はＡＺ （Ｕ）によってオートゼ
ロ動作と入力電圧Ｖよ。の取込み即ちサンプリングを行
ない、ＵＰＰＥＲによって参照電圧■８□ （ｉ＝１．
２．３）を取込んでｖｉｎとｖＲｌの比較動作を行なう
。また下位コンパレータ１１（ａ）はＡＺ （Ｌａ）に
よってサンプリング、ＬＯＷＥＲ（ａ）によって比較を
行なう。下位コンパレータ１１（ｂ）はＡＺ （Ｌｂ）
によってサンプリング、ＬＯＷＥＲ（ｂ）によって比較
を行なう。２系列の下位コンパレータ群１１（ａ）及び
１１（ｂ）は図示のように交互に動作し、ディジタルデ
ータは第２図に示した従来の置数列形変換器（第１図）
に比較して２倍の速度で出力され、変換速度は２倍に高
速化さ九ることか明らかである。
ロ動作と入力電圧Ｖよ。の取込み即ちサンプリングを行
ない、ＵＰＰＥＲによって参照電圧■８□ （ｉ＝１．
２．３）を取込んでｖｉｎとｖＲｌの比較動作を行なう
。また下位コンパレータ１１（ａ）はＡＺ （Ｌａ）に
よってサンプリング、ＬＯＷＥＲ（ａ）によって比較を
行なう。下位コンパレータ１１（ｂ）はＡＺ （Ｌｂ）
によってサンプリング、ＬＯＷＥＲ（ｂ）によって比較
を行なう。２系列の下位コンパレータ群１１（ａ）及び
１１（ｂ）は図示のように交互に動作し、ディジタルデ
ータは第２図に示した従来の置数列形変換器（第１図）
に比較して２倍の速度で出力され、変換速度は２倍に高
速化さ九ることか明らかである。
第６図は本発明の直並列形Ａ／Ｄ変換器（第４図）に用
いるコンパレータの回路例である。
いるコンパレータの回路例である。
第３図のチョッパ形コンパレータと回路構成、動作とも
同じであるが、ラッチ回路３８はクロックドインバータ
３９とインバータ４０を組み合わせて実現し、コンパレ
ータと同期して、その比較出力を格納するようになって
いる。ラッチ回路３８は構成が簡単で集積回路化に適し
ている。
同じであるが、ラッチ回路３８はクロックドインバータ
３９とインバータ４０を組み合わせて実現し、コンパレ
ータと同期して、その比較出力を格納するようになって
いる。ラッチ回路３８は構成が簡単で集積回路化に適し
ている。
第７図は本発明の直並列形Ａ／Ｄ変換器（第４図）に用
いるコンパレータの他の回路例である。
いるコンパレータの他の回路例である。
第６図のチョッパケーコンパレータと同様の回路構成、
動作であるが、ラッチ回路４１をクロックドインバータ
３９と蓄積用キャパシタＣ８とインバータ４２で構成し
た。蓄積用キャパシタＣ８はインバータ４２のゲート容
量等を含む浮遊容量だけで形成してもよい。ラッチ回路
４１は回路が簡単で高集積回路化に適している。
動作であるが、ラッチ回路４１をクロックドインバータ
３９と蓄積用キャパシタＣ８とインバータ４２で構成し
た。蓄積用キャパシタＣ８はインバータ４２のゲート容
量等を含む浮遊容量だけで形成してもよい。ラッチ回路
４１は回路が簡単で高集積回路化に適している。
第８図は本発明の直並列形Ａ／Ｄ変換器（第４図）に用
いるコンパレータを差動形増幅器を用いて構成した回路
例である。スイッチ３４．３５によって取込まれた入力
電圧■□Ｎ、参照電圧■Ｒは差動形増幅器４３の入力端
の容量Ｃ８にサンプルホールドされ、その差電圧Ｖ□、
−■８は増幅出力される。この出力データは複合論理ゲ
ートからなるラッチ回路４４に格納される。差動形増幅
器４３の２つの相補出力はラッチ回路４４の正帰還ルー
プで更に増幅され、十分安定な論理出力が得られる。
いるコンパレータを差動形増幅器を用いて構成した回路
例である。スイッチ３４．３５によって取込まれた入力
電圧■□Ｎ、参照電圧■Ｒは差動形増幅器４３の入力端
の容量Ｃ８にサンプルホールドされ、その差電圧Ｖ□、
−■８は増幅出力される。この出力データは複合論理ゲ
ートからなるラッチ回路４４に格納される。差動形増幅
器４３の２つの相補出力はラッチ回路４４の正帰還ルー
プで更に増幅され、十分安定な論理出力が得られる。
第９図は本発明の直並列形Ａ／Ｄ変換器の他の回路構成
例である。チッパ形コンパレータあるいはサンプルホー
ルド機能のあるコンバレー多を用いる代りに、独立のサ
ンプルホールド回路を上位コンパレータ群１０と２つの
下位コンパレータ群１１、ａ、ｌｌｂにそれぞれ共通に
設けた構成をとっている。サンプルホールド回路Ｓ／Ｈ
（Ｕ）２０３３つの上位コンパレータ】０の入力部に共
通に設定し、サンプルホールド回路Ｓ／Ｈ（Ｌａ）２１
、Ｓ／Ｈ（Ｌｂ）２２を３つの下位コンパレータ１１
（ａ）、１１ （ｂ）の入力部にそれぞれ共通に設
定し、入力電圧ｖｉ。をサンプリングホールドして各コ
ンパレータに供給する。
例である。チッパ形コンパレータあるいはサンプルホー
ルド機能のあるコンバレー多を用いる代りに、独立のサ
ンプルホールド回路を上位コンパレータ群１０と２つの
下位コンパレータ群１１、ａ、ｌｌｂにそれぞれ共通に
設けた構成をとっている。サンプルホールド回路Ｓ／Ｈ
（Ｕ）２０３３つの上位コンパレータ】０の入力部に共
通に設定し、サンプルホールド回路Ｓ／Ｈ（Ｌａ）２１
、Ｓ／Ｈ（Ｌｂ）２２を３つの下位コンパレータ１１
（ａ）、１１ （ｂ）の入力部にそれぞれ共通に設
定し、入力電圧ｖｉ。をサンプリングホールドして各コ
ンパレータに供給する。
この直並列形Ａ／Ｄ変換器の他の回路部分の構Ｆ戊は第
４図と同じである。動作は第１０図のタイミングに従っ
て行なわれる。
４図と同じである。動作は第１０図のタイミングに従っ
て行なわれる。
下位ピントのサンプルホールド回路Ｓ／Ｈ（Ｌａ）２１
とＳ／Ｈ（Ｌｂ）２２は、上位ビン１〜のサンプルホー
ルド回路Ｓ／Ｈ（Ｕ）２０と同期して交互に動作する。
とＳ／Ｈ（Ｌｂ）２２は、上位ビン１〜のサンプルホー
ルド回路Ｓ／Ｈ（Ｕ）２０と同期して交互に動作する。
すなわちサンプルホールド回路２１は信号Ｓ／Ｈ（Ｌａ
）のＨｉｇｈレベル期間に入力電圧Ｖｉｎをサンプリン
グし、ＬｏｗＬ／ベル期間にホールドする。同様にサン
プルホールド回路２２は信号Ｓ／Ｈ（Ｌｂ）に従って入
力電圧Ｖｉｎをサンプルホールドする。下位ビットのサ
ンプルホールド回路２１でサンプリングされた入力電圧
ｖｉｎは信号Ｌ ＯＷＥ Ｒ（ａ ）のＨｉｇｈレベル
（ａ）で選択された参照電圧と比較され、信号ＤＡＴＡ
のＨｉｇｈレベル期間（斜線部ａ）で下位ビットのデー
タＤＬａを出力する。一方サンプルホールド回路２２で
サンプリングされた入力電圧Ｖｉｎは信号ＬＯＷＥＲ（
ｂ）のＨｉｇｈレベル（ｂ）で選択された参照電圧と比
較され、信号ＤＡＴＡのＨｉｇｈレベル期間（斜線部ｂ
）で下位ビットのデータＤＬｋ、を出力する。２系列の
下位ビットデータＤＬａ、ＤＬゎは交互に出力されるの
で、従来の直並列形Ａ／Ｄ変換器（第１図）の２倍の速
度でディジタル変換値が得られる。
）のＨｉｇｈレベル期間に入力電圧Ｖｉｎをサンプリン
グし、ＬｏｗＬ／ベル期間にホールドする。同様にサン
プルホールド回路２２は信号Ｓ／Ｈ（Ｌｂ）に従って入
力電圧Ｖｉｎをサンプルホールドする。下位ビットのサ
ンプルホールド回路２１でサンプリングされた入力電圧
ｖｉｎは信号Ｌ ＯＷＥ Ｒ（ａ ）のＨｉｇｈレベル
（ａ）で選択された参照電圧と比較され、信号ＤＡＴＡ
のＨｉｇｈレベル期間（斜線部ａ）で下位ビットのデー
タＤＬａを出力する。一方サンプルホールド回路２２で
サンプリングされた入力電圧Ｖｉｎは信号ＬＯＷＥＲ（
ｂ）のＨｉｇｈレベル（ｂ）で選択された参照電圧と比
較され、信号ＤＡＴＡのＨｉｇｈレベル期間（斜線部ｂ
）で下位ビットのデータＤＬｋ、を出力する。２系列の
下位ビットデータＤＬａ、ＤＬゎは交互に出力されるの
で、従来の直並列形Ａ／Ｄ変換器（第１図）の２倍の速
度でディジタル変換値が得られる。
第１１図は第９図に示した本発明の直並列形Ａ／Ｄ’ｌ
Ａ器に用いるコンパレータの回路例である。
Ａ器に用いるコンパレータの回路例である。
サンプルホールド回路２０，２１．２２を設けたためコ
ンパレータは通常の差動増幅器４５で構成し、サンプル
ホールド機能はなくてよい。差動増幅器４５の出力は論
理ゲートで構成したラッチ・１４に格納する。簡単な回
路でコンパレータが構成でき、制御クロックも１本でよ
く集積回路化に適している。
ンパレータは通常の差動増幅器４５で構成し、サンプル
ホールド機能はなくてよい。差動増幅器４５の出力は論
理ゲートで構成したラッチ・１４に格納する。簡単な回
路でコンパレータが構成でき、制御クロックも１本でよ
く集積回路化に適している。
以上述へたように本発明によれば、直並列形Ａ／Ｄ変換
器の変換速度を最高速の並列形Ａ／Ｄ変換器の速７変に
高めることができ、低消負電力で回路面積が小さく集積
回路化に適しているなど、性能の向上、経済性等で特に
効果が大きい。
器の変換速度を最高速の並列形Ａ／Ｄ変換器の速７変に
高めることができ、低消負電力で回路面積が小さく集積
回路化に適しているなど、性能の向上、経済性等で特に
効果が大きい。
第１図は従来の直並列形Ａ／Ｄ変換器の回路構成を示す
図、第２図はその動作タイミングを示す図、第３図はチ
ョッパ形コンパレータの回路図、第４図は本発明の直並
列形Ａ／Ｄ変換器の回路構成を示す図、第５図はその動
作タイミングを示す図、第６図、第７図、第８図は第４
図の直並列形Ａ／Ｄ変換器に用いるコンパレータの回路
を示す図、第９図は本発明の他の直並列形Ａ／Ｄ変換器
の回路構成を示す図、第１０図はその動作タイミングを
示す図、第１１図は第９図の直並列形Ａ／Ｄ変換器に用
いるコンパレータの回路を示す図である。 １０．１１ ・・コンパレータ １２〜１５・・・スイッチ群 １６．１７・・・エンコーダ １８・・・マルチプレクサ ２０．２１．２２・・・サンプルホールド回路３０．３
１・・・インバータ ３２〜３５・・・ＣＭＯＳスイッチ ３６・・キャパシタ ３７．３８・・・ラッチ回路 ３９・・・クロックドインバータ ４０・・・インバータ ４１・・ラッチ回路 ４２・・・インバータ ４３・・・差動増幅器 ４４・・・ラッチ回路 ４５・・・差動増幅器 ゝ又ノ′ タブラノ圀 Ｙ２凹 第３凹 第５図 ４７図 第２図 第７θ図 １ラ ／ノ θり
図、第２図はその動作タイミングを示す図、第３図はチ
ョッパ形コンパレータの回路図、第４図は本発明の直並
列形Ａ／Ｄ変換器の回路構成を示す図、第５図はその動
作タイミングを示す図、第６図、第７図、第８図は第４
図の直並列形Ａ／Ｄ変換器に用いるコンパレータの回路
を示す図、第９図は本発明の他の直並列形Ａ／Ｄ変換器
の回路構成を示す図、第１０図はその動作タイミングを
示す図、第１１図は第９図の直並列形Ａ／Ｄ変換器に用
いるコンパレータの回路を示す図である。 １０．１１ ・・コンパレータ １２〜１５・・・スイッチ群 １６．１７・・・エンコーダ １８・・・マルチプレクサ ２０．２１．２２・・・サンプルホールド回路３０．３
１・・・インバータ ３２〜３５・・・ＣＭＯＳスイッチ ３６・・キャパシタ ３７．３８・・・ラッチ回路 ３９・・・クロックドインバータ ４０・・・インバータ ４１・・ラッチ回路 ４２・・・インバータ ４３・・・差動増幅器 ４４・・・ラッチ回路 ４５・・・差動増幅器 ゝ又ノ′ タブラノ圀 Ｙ２凹 第３凹 第５図 ４７図 第２図 第７θ図 １ラ ／ノ θり
Claims (1)
- 【特許請求の範囲】 １、互いに直列に接続された複数個の抵抗からなる抵抗
列と、該抵抗列によって分割された第１のコンパレータ
群と、該第１のコンパレータ群の比較結果を符号化する
第１のエンコーダと、該第１のエンコーダの出力によっ
て制御され、該抵抗列によって分割された第２の分圧電
圧群を選択するスイッチ群と、該スイッチ群によって選
択された第２の分圧電圧群と入力電圧を各々比較する第
２のコンパレータ群と、該第２のコンパレータ群の比較
結果を符号化する第２のエンコーダとからなるＡ／Ｄ変
換器において、 第１のコンパレータ群に同期し、互いに交互に動作する
少なくとも２つのコンパレータ群で第２のコンパレータ
を構成し、該２つのコンパレータ群の出力を交互に選択
し、出力する回路手段を設けたことを特徴とするＡ／Ｄ
変換器。 ２、特許請求範囲第１項記載のＡ／Ｄ変換器において、
該２つのコンパレータ群の入力にサンプルホールド回路
を設けたことを特徴とするＡ／Ｄ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210013A JPH0761017B2 (ja) | 1985-09-25 | 1985-09-25 | Ａ／ｄ変換器 |
| US06/911,154 US4745393A (en) | 1985-09-25 | 1986-09-24 | Analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210013A JPH0761017B2 (ja) | 1985-09-25 | 1985-09-25 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6271336A true JPS6271336A (ja) | 1987-04-02 |
| JPH0761017B2 JPH0761017B2 (ja) | 1995-06-28 |
Family
ID=16582379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60210013A Expired - Fee Related JPH0761017B2 (ja) | 1985-09-25 | 1985-09-25 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0761017B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6416123A (en) * | 1987-07-10 | 1989-01-19 | Hitachi Ltd | Parallel type a/d converter |
| JPH01191520A (ja) * | 1988-01-27 | 1989-08-01 | Sony Corp | Ａｄ変換回路 |
| JPH0294816A (ja) * | 1988-09-30 | 1990-04-05 | Sony Corp | アナログデイジタル変換回路 |
| JPH0596284U (ja) * | 1991-10-21 | 1993-12-27 | 株式会社クリアトーン | 床敷き用石材パネル |
| US7675451B2 (en) | 2007-10-22 | 2010-03-09 | Sony Corporation | Serial-parallel type analog-to-digital converter and analog-to-digital conversion method |
| JP2012533784A (ja) * | 2009-07-21 | 2012-12-27 | 維男 中村 | メモリ・ボトルネックが無い、低エネルギー消費で高速計算機 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57131123A (en) * | 1980-10-15 | 1982-08-13 | Jido Keisoku Gijutsu Kenkiyuukumiai | Analog-to-digital converter |
| JPS60197018A (ja) * | 1984-03-21 | 1985-10-05 | Hitachi Ltd | Ａ／ｄ変換器 |
-
1985
- 1985-09-25 JP JP60210013A patent/JPH0761017B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57131123A (en) * | 1980-10-15 | 1982-08-13 | Jido Keisoku Gijutsu Kenkiyuukumiai | Analog-to-digital converter |
| JPS60197018A (ja) * | 1984-03-21 | 1985-10-05 | Hitachi Ltd | Ａ／ｄ変換器 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6416123A (en) * | 1987-07-10 | 1989-01-19 | Hitachi Ltd | Parallel type a/d converter |
| JPH01191520A (ja) * | 1988-01-27 | 1989-08-01 | Sony Corp | Ａｄ変換回路 |
| DE3902313A1 (de) * | 1988-01-27 | 1989-08-03 | Sony Corp | Analog /digitalwandler |
| JPH0294816A (ja) * | 1988-09-30 | 1990-04-05 | Sony Corp | アナログデイジタル変換回路 |
| JPH0596284U (ja) * | 1991-10-21 | 1993-12-27 | 株式会社クリアトーン | 床敷き用石材パネル |
| US7675451B2 (en) | 2007-10-22 | 2010-03-09 | Sony Corporation | Serial-parallel type analog-to-digital converter and analog-to-digital conversion method |
| JP2012533784A (ja) * | 2009-07-21 | 2012-12-27 | 維男 中村 | メモリ・ボトルネックが無い、低エネルギー消費で高速計算機 |
| US8949650B2 (en) | 2009-07-21 | 2015-02-03 | Tadao Nakamura | Processor embedded memory structure with lower energy consumption and high speed without memory bottleneck |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0761017B2 (ja) | 1995-06-28 |
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Legal Events
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